1CY7C1380BV25
初步
CY7C1380BV25
CY7C1382BV25
512K X 1分之36兆×18 SRAM流水线
特点
快速的时钟速度: 200166 , 150 , 133 MHz的
提供高性能3-1-1-1接入速率
快速OE访问时间: 3.0,3.2 , 3.4 , 3.8 , 4.2纳秒
最适合深度拓展
2.5V (±5% )操作
常见的数据输入和数据输出
字节写使能和全局写控制
芯片启用地址管道
地址,数据和控制寄存器
内部自定时写周期
突发控制引脚(交错或线性突发SE-
组成的序列)
用于便携式应用的自动断电
高密度,高速包
针对BGA封装的版本JTAG边界扫描
(CLK) 。同步输入包括所有地址,所有的数据
输入地址流水线芯片使能( CE ) ,突发控制IN-
,
看跌期权( ADSC , ADSP和ADV ) ,写使能( BWA , BWB ,
BWC , BWD和BWE )和全局写( GW ) 。
异步输入包括输出使能( OE )和爆裂
控制模式( MODE ) 。数据(DQ
A,B , C,D
)和数据杆
性( DQP
A,B , C,D
)输出,通过OE启用,也asynchro-
知性。
DQ
A,B , C,D
和DQP
A,B , C,D
适用于CY7C1380BV25和DQ
A,B
和DQP
A,B
适用于CY7C1382BV25 。的a,b ,C,D各自的8
宽位DQ的情况下,和1比特宽的DP的情况下
.
地址和芯片使注册的AD-任
着装状态处理器( ADSP )或地址状态控制器
( ADSC )输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚( ADV)的控制。
地址,数据输入,并写入控制记录片
启动自定时写周期。写周期可以是一个
到4个字节宽,由写控制输入控制。
单个字节写入允许写入单个字节。 BWA
控制DQA和DQPa 。 BWB控制DQB和DQPb 。 BWC
控制DQC和DQPd 。 BWD控制DQD - DQD和DQPd 。
BWA , BWB BWC和BWD可以活动仅是BWE
低。 GW是低导致被写入所有字节。写
直通功能允许在输出写入可用数据
放了马上下一个读周期。该器件还在 -
公司债券流水线启动电路,用于容易深度扩展
没有惩罚的系统性能。
所有输入和CY7C1380BV25和输出的
CY7C1382BV25是JEDEC标准JESD8-5兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速,低功耗的CMOS设计采用了先进的赎罪
GLE -多晶硅层,三层金属工艺。每个MEM-
储器单元由六个晶体管。
该CY7C1382BV25和CY7C1380BV25集成的SRAM
1,048,576x18和524,288x36 SRAM单元具有先进
同步外围电路和一个2位计数器为间
最终突发操作。所有的同步输入端通过稳压门
存器由一个正沿触发时钟输入控制
选购指南
200兆赫
最大访问时间(纳秒)
最大工作电流(mA )
最大的CMOS待机电流(mA )
阴影区域包含预览。
166兆赫
3.4
230
30
150兆赫
3.8
190
30
133兆赫
4.2
160
30
3.0
广告
280
30
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年7月5日
初步
销刀豆网络gurations
(续)
CY7C1380BV25
CY7C1382BV25
CY7C1380BV25 ( 512K ×36 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQC
DQC
V
DDQ
DQC
DQC
V
DDQ
DQD
DQD
V
DDQ
DQD
DQD
NC
NC
V
DDQ
2
A
A
A
DQPc
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
DQPd
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
NC
A
TDO
6
A
A
A
DQPb
DQB
DQB
DQB
DQB
V
DD
DQA
DQA
DQA
DQA
DQPa
A
NC
NC
7
V
DDQ
NC
NC
DQB
DQB
V
DDQ
DQB
DQB
V
DDQ
DQA
DQA
V
DDQ
DQA
DQA
NC
ZZ
V
DDQ
CY7C1382BV25 (1 MB ×18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
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U
V
DDQ
NC
NC
DQB
NC
V
DDQ
NC
DQB
V
DDQ
NC
DQB
V
DDQ
DQB
NC
NC
NC
V
DDQ
2
A
A
A
NC
DQB
NC
DQB
NC
V
DD
DQB
NC
DQB
NC
DQPb
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
V
SS
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
NC
TCK
5
A
A
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V
SS
V
SS
V
SS
V
SS
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
NC
A
TDO
6
A
A
A
DQPa
NC
DQA
NC
DQA
V
DD
NC
DQA
NC
DQA
NC
A
A
NC
7
V
DDQ
NC
NC
NC
DQA
V
DDQ
DQA
NC
V
DDQ
DQA
NC
V
DDQ
NC
DQA
NC
ZZ
V
DDQ
4
初步
引脚德网络nitions
名字
A0
A1
A
BWA
BWB
BWC
BWD
GW
I / O
输入 -
同步
输入 -
同步
描述
CY7C1380BV25
CY7C1382BV25
用于选择的地址位置中的一个地址输入。采样的
上升CLK的边缘,如果ADSP ADSC或低电平有效,和CE
1,
CE
2,
和
CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入,低电平有效。合格与BWE进行字节
写入到SRAM中。采样在CLK的上升沿。
输入 -
同步
输入 -
同步
输入时钟
全局写使能输入,低电平有效。当上升沿置为低电平
CLK的边缘,一个全球性的写操作进行的(所有字节写入,不管
在BW值
A,B , C,D
和BWE ) 。
字节写使能输入,低电平有效。采样在CLK的上升沿。这
信号必须被拉低,进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。还用
递增突发计数器时, ADV为低电平时,一阵期间
操作。
芯片使能1输入,低电平有效。采样在CLK的上升沿。二手
与CE联
2
和CE
3
选择/取消选择该设备。 ADSP是会忽
如果接异CE
1
为高。
芯片使能2输入,高电平有效。采样在CLK的上升沿。二手
与CE联
1
和CE
3
选择/取消选择该设备。 (仅TQFP )
芯片使能3输入,低电平有效。采样在CLK的上升沿。二手
与CE联
1
和CE
2
选择/取消选择该设备。 (仅TQFP )
输出使能,异步输入,低电平有效。控制的方向
I / O引脚。当低时, I / O引脚用作输出。当拉高高,
I / O引脚三态,并作为输入数据引脚。在OE被屏蔽
从取消选择状态,当出现一个读周期的第一个时钟。
超前输入信号,采样在CLK的上升沿。当断言,它
自动递增的猝发周期的地址。
地址选通从处理器,采样在CLK的上升沿。当
置为低电平, A被抓获的地址寄存器。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言,只有ADSP
是公认的。 ASDP被忽略时, CE
1
被拉高高。
地址选通从控制器,取样在CLK的上升沿。当
置为低电平,A
[x:0]
被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言,只有ADSP
是公认的。
选择突发订单。当连接到GND选择线性突发序列。当
连接到V
DDQ
或悬空选择交错突发序列。这是一个带
引脚和设备应运行过程中保持不变。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键
“休眠”状态与数据的完整性保护。
双向数据I / O线。作为输入,它们馈入一个片上的数据寄存器
由CLK的上升沿触发。为输出,他们提供的数据
在上一个时钟的上升包含在由指定的存储器位置
的读周期。销的方向由OE控制。当OE
低电平时,引脚用作输出。当HIGH , DQX和DPX是
置于三态条件。
串行数据输出到JTAG电路。提供在TCK的下降沿数据
(仅适用于BGA ) 。
串行数据,在到JTAG电路。采样于TCK的上升沿( BGA
只) 。
BWE
CLK
CE
1
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
模式
输入 -
STATIC
输入 -
异步
I / O-
同步
ZZ
DQA , DQPa
DQB , DQPb
DQC , DQPc
DQD , DQPd
TDO
JTAG串行
产量
同步
JTAG串行
输入
同步
TDI
5
1CY7C1380BV25
初步
CY7C1380BV25
CY7C1382BV25
512K X 1分之36兆×18 SRAM流水线
特点
快速的时钟速度: 200166 , 150 , 133 MHz的
提供高性能3-1-1-1接入速率
快速OE访问时间: 3.0,3.2 , 3.4 , 3.8 , 4.2纳秒
最适合深度拓展
2.5V (±5% )操作
常见的数据输入和数据输出
字节写使能和全局写控制
芯片启用地址管道
地址,数据和控制寄存器
内部自定时写周期
突发控制引脚(交错或线性突发SE-
组成的序列)
用于便携式应用的自动断电
高密度,高速包
针对BGA封装的版本JTAG边界扫描
(CLK) 。同步输入包括所有地址,所有的数据
输入地址流水线芯片使能( CE ) ,突发控制IN-
,
看跌期权( ADSC , ADSP和ADV ) ,写使能( BWA , BWB ,
BWC , BWD和BWE )和全局写( GW ) 。
异步输入包括输出使能( OE )和爆裂
控制模式( MODE ) 。数据(DQ
A,B , C,D
)和数据杆
性( DQP
A,B , C,D
)输出,通过OE启用,也asynchro-
知性。
DQ
A,B , C,D
和DQP
A,B , C,D
适用于CY7C1380BV25和DQ
A,B
和DQP
A,B
适用于CY7C1382BV25 。的a,b ,C,D各自的8
宽位DQ的情况下,和1比特宽的DP的情况下
.
地址和芯片使注册的AD-任
着装状态处理器( ADSP )或地址状态控制器
( ADSC )输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚( ADV)的控制。
地址,数据输入,并写入控制记录片
启动自定时写周期。写周期可以是一个
到4个字节宽,由写控制输入控制。
单个字节写入允许写入单个字节。 BWA
控制DQA和DQPa 。 BWB控制DQB和DQPb 。 BWC
控制DQC和DQPd 。 BWD控制DQD - DQD和DQPd 。
BWA , BWB BWC和BWD可以活动仅是BWE
低。 GW是低导致被写入所有字节。写
直通功能允许在输出写入可用数据
放了马上下一个读周期。该器件还在 -
公司债券流水线启动电路,用于容易深度扩展
没有惩罚的系统性能。
所有输入和CY7C1380BV25和输出的
CY7C1382BV25是JEDEC标准JESD8-5兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速,低功耗的CMOS设计采用了先进的赎罪
GLE -多晶硅层,三层金属工艺。每个MEM-
储器单元由六个晶体管。
该CY7C1382BV25和CY7C1380BV25集成的SRAM
1,048,576x18和524,288x36 SRAM单元具有先进
同步外围电路和一个2位计数器为间
最终突发操作。所有的同步输入端通过稳压门
存器由一个正沿触发时钟输入控制
选购指南
200兆赫
最大访问时间(纳秒)
最大工作电流(mA )
最大的CMOS待机电流(mA )
阴影区域包含预览。
166兆赫
3.4
230
30
150兆赫
3.8
190
30
133兆赫
4.2
160
30
3.0
广告
280
30
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2001年7月5日
初步
销刀豆网络gurations
(续)
CY7C1380BV25
CY7C1382BV25
CY7C1380BV25 ( 512K ×36 )
1
A
B
C
D
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F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQC
DQC
V
DDQ
DQC
DQC
V
DDQ
DQD
DQD
V
DDQ
DQD
DQD
NC
NC
V
DDQ
2
A
A
A
DQPc
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
DQPd
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
NC
A
TDO
6
A
A
A
DQPb
DQB
DQB
DQB
DQB
V
DD
DQA
DQA
DQA
DQA
DQPa
A
NC
NC
7
V
DDQ
NC
NC
DQB
DQB
V
DDQ
DQB
DQB
V
DDQ
DQA
DQA
V
DDQ
DQA
DQA
NC
ZZ
V
DDQ
CY7C1382BV25 (1 MB ×18 )
1
A
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NC
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DQB
NC
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NC
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2
A
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DQB
NC
DQB
NC
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NC
DQB
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DQPb
A
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TMS
3
A
A
A
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SS
V
SS
V
SS
BWB
V
SS
NC
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SS
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SS
V
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V
SS
模式
A
TDI
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
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CLK
NC
BWE
A1
A0
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TCK
5
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SS
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BWA
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6
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DQPa
NC
DQA
NC
DQA
V
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NC
DQA
NC
DQA
NC
A
A
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7
V
DDQ
NC
NC
NC
DQA
V
DDQ
DQA
NC
V
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DQA
NC
V
DDQ
NC
DQA
NC
ZZ
V
DDQ
4
初步
引脚德网络nitions
名字
A0
A1
A
BWA
BWB
BWC
BWD
GW
I / O
输入 -
同步
输入 -
同步
描述
CY7C1380BV25
CY7C1382BV25
用于选择的地址位置中的一个地址输入。采样的
上升CLK的边缘,如果ADSP ADSC或低电平有效,和CE
1,
CE
2,
和
CE
3
采样活跃。一
[1:0]
喂2位计数器。
字节写选择输入,低电平有效。合格与BWE进行字节
写入到SRAM中。采样在CLK的上升沿。
输入 -
同步
输入 -
同步
输入时钟
全局写使能输入,低电平有效。当上升沿置为低电平
CLK的边缘,一个全球性的写操作进行的(所有字节写入,不管
在BW值
A,B , C,D
和BWE ) 。
字节写使能输入,低电平有效。采样在CLK的上升沿。这
信号必须被拉低,进行字节写操作。
时钟输入。用于捕获所有的同步输入到设备中。还用
递增突发计数器时, ADV为低电平时,一阵期间
操作。
芯片使能1输入,低电平有效。采样在CLK的上升沿。二手
与CE联
2
和CE
3
选择/取消选择该设备。 ADSP是会忽
如果接异CE
1
为高。
芯片使能2输入,高电平有效。采样在CLK的上升沿。二手
与CE联
1
和CE
3
选择/取消选择该设备。 (仅TQFP )
芯片使能3输入,低电平有效。采样在CLK的上升沿。二手
与CE联
1
和CE
2
选择/取消选择该设备。 (仅TQFP )
输出使能,异步输入,低电平有效。控制的方向
I / O引脚。当低时, I / O引脚用作输出。当拉高高,
I / O引脚三态,并作为输入数据引脚。在OE被屏蔽
从取消选择状态,当出现一个读周期的第一个时钟。
超前输入信号,采样在CLK的上升沿。当断言,它
自动递增的猝发周期的地址。
地址选通从处理器,采样在CLK的上升沿。当
置为低电平, A被抓获的地址寄存器。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言,只有ADSP
是公认的。 ASDP被忽略时, CE
1
被拉高高。
地址选通从控制器,取样在CLK的上升沿。当
置为低电平,A
[x:0]
被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言,只有ADSP
是公认的。
选择突发订单。当连接到GND选择线性突发序列。当
连接到V
DDQ
或悬空选择交错突发序列。这是一个带
引脚和设备应运行过程中保持不变。
ZZ “休眠”输入。此高电平输入将器件置于一个非时间关键
“休眠”状态与数据的完整性保护。
双向数据I / O线。作为输入,它们馈入一个片上的数据寄存器
由CLK的上升沿触发。为输出,他们提供的数据
在上一个时钟的上升包含在由指定的存储器位置
的读周期。销的方向由OE控制。当OE
低电平时,引脚用作输出。当HIGH , DQX和DPX是
置于三态条件。
串行数据输出到JTAG电路。提供在TCK的下降沿数据
(仅适用于BGA ) 。
串行数据,在到JTAG电路。采样于TCK的上升沿( BGA
只) 。
BWE
CLK
CE
1
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CE
2
CE
3
OE
ADV
ADSP
输入 -
同步
输入 -
同步
ADSC
输入 -
同步
模式
输入 -
STATIC
输入 -
异步
I / O-
同步
ZZ
DQA , DQPa
DQB , DQPb
DQC , DQPc
DQD , DQPd
TDO
JTAG串行
产量
同步
JTAG串行
输入
同步
TDI
5