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CY7C25632KV18
CY7C25652KV18
72 - Mbit的QDR
II + SRAM四字突发架构
( 2.5周期读延迟)与ODT
72 - Mbit的QDR
II + SRAM四字突发架构( 2.5周期读延迟)与ODT
特点
JTAG 1149.1兼容的测试访问端口
锁相环( PLL ),用于精确的数据放置
分开独立的读取和写入数据端口
支持并发事务
550 MHz时钟实现高带宽
四字突发降低地址总线频率
双倍数据速率( DDR )的读取和写入端口接口
(在1100 MHz的数据传输),在550 MHz的
可在2.5个时钟周期延迟
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟( CQ和CQ )简化了数据采集
系统
数据有效引脚( QVLD )来表示输出有效数据
片上端接( ODT )功能
支持
[x:0]
, BWS
[x:0]
和K / K个输入
单复用地址输入总线锁存地址输入
用于读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR
II +工作在2.5周期读延迟时, DOFF是
置为高电平
操作类似于QDR I器件1周期读延迟时
DOFF为低电平
可在× 18和× 36配置
完整的数据一致性,提供最新的数据
核心V
DD
= 1.8 V ±0.1 V ; I / O V
DDQ
= 1.4 V到V
DD [1]
同时支持1.5 V和1.8 V的I / O供电
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装( 13 × 15 × 1.4毫米)
提供两种无铅和无无铅封装
CON连接gurations
2.5循环读周期延迟
CY7C25632KV18 - 4米× 18
CY7C25652KV18 - 2米× 36
功能说明
该CY7C25632KV18和CY7C25652KV18是1.8 V
同步SRAM的流水线,配备了QDR II +
架构。类似于QDR II架构, QDR II +架构
由两个独立的端口:读端口和写端口
存取存储器阵列。读端口有专用的数据
输出来支持读操作,写端口有
专用的数据输入来支持写操作。 QDR II +
架构具有独立的数据输入和数据输出
完全省去了“掉头”的数据总线,
存在与通用I / O设备。每个端口通过访问
一个共同的地址总线。用于读写地址的地址
锁存输入( K)时钟的备选上升沿。
访问的QDR II +读写端口是完全
相互独立的。为了最大限度地提高数据吞吐量,这两个
读写端口都配备了DDR接口。每
地址位置与4个18位字的相关
( CY7C25632KV18 ) ,或36位字( CY7C25652KV18 ),该
相继爆出进入或离开设备。由于数据是
移入和移出器件上都有的每个上升沿
输入时钟(K和K ) ,内存带宽最大化,同时
通过消除总线简化系统设计“关变通” 。
这些器件具有片上终端功能的支持
当d
[x:0]
, BWS
[x:0]
和K / K的投入,这有助于消除
外部终端电阻,降低成本,缩小电路板面积,
并简化电路板布线。
深度扩展完成与港口选择,这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
选购指南
描述
最大工作频率
最大工作电流
550兆赫
550
920
1310
500兆赫
500
850
1210
450兆赫
450
780
1100
400兆赫
400
710
1000
单位
兆赫
mA
× 18
× 36
1.赛普拉斯QDR II +器件超过QDR联盟规范,可支持V
DDQ
= 1.4 V到V
DD
.
赛普拉斯半导体公司
文件编号: 001-66482修订版* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2012年9月21日
CY7C25632KV18
CY7C25652KV18
逻辑框图 - CY7C25632KV18
D
[17:0]
18
REG
REG
REG
REG
阅读添加。解码
写添加。解码
A
(19:0)
20
地址
注册
地址
注册
20
A
(19:0)
1M ×18阵列
1M ×18阵列
1M ×18阵列
1M ×18阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
72
V
REF
WPS
BWS
[1:0]
控制
逻辑
36
36
注册。
注册。
注册。 18
18
18
18
CQ
18
Q
[17:0]
QVLD
逻辑框图 - CY7C25652KV18
D
[35:0]
36
REG
REG
REG
REG
阅读添加。解码
写添加。解码
A
(18:0)
19
地址
注册
地址
注册
19
A
(18:0)
512K ×36阵列
512K ×36阵列
512K ×36阵列
512K ×36阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
144
V
REF
WPS
BWS
[3:0]
控制
逻辑
72
72
注册。
注册。
注册。 36
36
36
36
CQ
36
Q
[35:0]
QVLD
文件编号: 001-66482修订版* C
第31 2
CY7C25632KV18
CY7C25652KV18
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
读操作................................................ 6 .........
写操作................................................ 6 .........
写字节操作............................................... 7 ..
并发事务............................................. 7
深度扩展................................................ ......... 7
可编程阻抗.......................................... 7
随路时钟................................................ ................ 7
有效的数据指标( QVLD ) ........................................ 7
片上端接( ODT ) .......................................... 7
PLL ................................................. ............................. 7
应用实例................................................ 8 ........
真值表................................................ ........................ 9
写周期说明............................................... 10
写周期说明............................................... 11
IEEE 1149.1串行边界扫描( JTAG ) .................. 12
禁用JTAG特性...................................... 12
测试访问端口............................................... ........ 12
执行TAP复位........................................... 12
TAP寄存器................................................ ........... 12
TAP指令集............................................... .... 12
TAP控制器状态图....................................... 14
TAP控制器框图...................................... 15
TAP电气特性...................................... 15
TAP交流开关特性............................... 16
TAP时序和测试条件.................................. 17
识别寄存器定义................................ 18
扫描寄存器大小............................................... ........ 18
指令代码................................................ ........... 18
边界扫描顺序............................................... ..... 19
上电顺序QDR II + SRAM ......................... 20
开机顺序............................................... .. 20
PLL限制................................................ ......... 20
最大额定值................................................ ........... 21
经营范围................................................ ............. 21
中子软错误免疫性......................................... 21
电气特性............................................... 21
直流电气特性..................................... 21
AC电气特性..................................... 23
电容................................................. ................... 23
热阻................................................ ........ 23
交流测试负载和波形..................................... 23
开关特性.............................................. 24
开关波形................................................ .... 25
读/写/取消序列................................ 25
订购信息................................................ ...... 26
订购代码定义......................................... 27
包图................................................ ............ 28
与缩略语................................................. ....................... 29
文档约定................................................ 29
计量单位............................................... ........ 29
文档历史记录页............................................... 30 ..
销售,解决方案和法律信息...................... 31
全球销售和设计支持....................... 31
产品................................................. ................... 31
的PSoC解决方案................................................ ......... 31
文件编号: 001-66482修订版* C
第31 3
CY7C25632KV18
CY7C25652KV18
销刀豆网络gurations
引脚配置为CY7C25632KV18和CY7C25652KV18随之而来。
[2]
图1. 165球FBGA ( 13 × 15 × 1.4毫米)引出线
CY7C25632KV18 ( 4米× 18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
ODT
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C25652KV18 (2M × 36)的
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
NC/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
ODT
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
NC/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
2. NC / 144M和NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 001-66482修订版* C
第31 4
CY7C25632KV18
CY7C25652KV18
引脚德网络nitions
引脚名称
D
[x:0]
I / O
引脚说明
输入 -
数据输入信号。
采样的K和K时钟的上升沿时有效的写操作是积极的。
同步CY7C25632KV18
D
[17:0]
CY7C25652KV18
D
[35:0]
输入 -
写端口选择
低电平有效。
采样在K时钟的上升沿。当断言活跃,一
启动同步写操作。拉高取消选择写端口。取消写端口会忽略
[x:0]
.
输入 -
字节写选择0 , 1 , 2和3
低电平有效。
采样的K和K时钟时的上升沿
同步写操作是积极的。用于选择哪个字节的当前部分写入设备
的写操作。不写入的字节保持不变。
CY7C25632KV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C25652KV18
BWS
0
控件D
[8:0]
, BWS
1
控件D
[17:9]
,
BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27].
所有的字节写选择采样的相同沿的数据。取消选择一个字节写选择
忽略数据的对应字节,并且不写入到器件中。
输入 -
地址输入。
在有源读写操作采样在K时钟的上升沿。
同步这些地址输入复用于读取和写入操作。在内部,该装置是
组织为4米× 18 (每1米× 18 4数组) CY7C25632KV18和2M × 36 ( 4每个阵列
512 K&times 36),用于CY7C25652KV18 。因此,只有20个地址输入, CY7C25632KV18和19
地址输入的CY7C25652KV18 。当相应的端口被取消,这些输入将被忽略。
输出 -
数据的输出信号。
这些管脚输出所请求的数据时,读操作被激活。有效
同步数据被输出上的K和K时钟周期的上升沿时的读操作。在取消选择
读端口,Q
[x:0]
自动为三态的。
CY7C25632KV18
Q
[17:0]
CY7C25652KV18
Q
[35:0]
输入 -
读端口选择
低电平有效。
采样正输入时钟(K)的上升沿。当激活时,
启动同步的读操作。拉高取消选择读端口。如果选中,则进入待定
被允许完成和输出驱动器自动三态之后的下一个上升沿
在K时钟。每次读访问由一阵四个连续的转移。
有效的输出
有效的输出指标。
在Q有效表示有效的输出数据。 QVLD是边缘与CQ和CQ对齐。
指标
片上终端输入。
该引脚用于片上端接输入信号。 ODT范围
模上
终端选择上电时初始化进行。的低电平引脚选择低范围如下
RQ / 3.33 175
?? <
RQ < 350
(其中
RQ是绑ZQ引脚上的电阻器) A HIGH在这个引脚选择
输入引脚
大范围如下RQ / 1.66 175
?? <
RQ < 250
(其中
RQ是绑ZQ引脚上的电阻器) 。当
悬空,高范围终止值默认被选中。
输入时钟
输入时钟
回波时钟
回波时钟
输入
正向输入时钟输入。
的K上升沿用于捕获同步输入到装置
并推动了通过Q数据
[x:0]
。所有访问都在K的上升沿启动
负输入时钟输入。
K被用于捕获同步的输入被提供给该装置
并推动了通过Q数据
[x:0]
.
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
在QDR II +的( K) 。定时对回波时钟显示在
开关第24页上的特点。
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
的QDR II + .The定时回波时钟(K)中示出
开关第24页上的特点。
输出阻抗匹配输入。
此输入用于调整器件输出至系统数据
总线阻抗。 CQ ,CQ,和Q
[x:0]
输出阻抗为0.2 × RQ 。其中,RQ是一个电阻
ZQ与接地之间。可选地,该管脚可被直接连接到V
DDQ
,这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
WPS
BWS
0
,
BWS
1
,
BWS
2
,
BWS
3
A
Q
[x:0]
RPS
QVLD
ODT
[3]
K
K
CQ
CQ
ZQ
3.片上端接( ODT )功能,支持程序D
[x:0]
, BWS
[x:0]
和K / K个输入。
文件编号: 001-66482修订版* C
第31 5
CY7C25632KV18
CY7C25652KV18
72 - Mbit的QDR
II + SRAM四字突发架构
( 2.5周期读延迟)与ODT
72 - Mbit的QDR
II + SRAM四字突发架构( 2.5周期读延迟)与ODT
特点
JTAG 1149.1兼容的测试访问端口
锁相环( PLL ),用于精确的数据放置
分开独立的读取和写入数据端口
支持并发事务
550 MHz时钟实现高带宽
四字突发降低地址总线频率
双倍数据速率( DDR )的读取和写入端口接口
(在1100 MHz的数据传输),在550 MHz的
可在2.5个时钟周期延迟
两个输入时钟( K和K )用于精确DDR定时
SRAM仅使用上升沿
在高速路时钟( CQ和CQ )简化了数据采集
系统
数据有效引脚( QVLD )来表示输出有效数据
片上端接( ODT )功能
支持
[x:0]
, BWS
[x:0]
和K / K个输入
单复用地址输入总线锁存地址输入
用于读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR
II +工作在2.5周期读延迟时, DOFF是
置为高电平
操作类似于QDR I器件1周期读延迟时
DOFF为低电平
可在× 18和× 36配置
完整的数据一致性,提供最新的数据
核心V
DD
= 1.8 V ±0.1 V ; I / O V
DDQ
= 1.4 V到V
DD [1]
同时支持1.5 V和1.8 V的I / O供电
HSTL输入和可变驱动HSTL输出缓冲器
可在165球FBGA封装( 13 × 15 × 1.4毫米)
提供两种无铅和无无铅封装
CON连接gurations
2.5循环读周期延迟
CY7C25632KV18 - 4米× 18
CY7C25652KV18 - 2米× 36
功能说明
该CY7C25632KV18和CY7C25652KV18是1.8 V
同步SRAM的流水线,配备了QDR II +
架构。类似于QDR II架构, QDR II +架构
由两个独立的端口:读端口和写端口
存取存储器阵列。读端口有专用的数据
输出来支持读操作,写端口有
专用的数据输入来支持写操作。 QDR II +
架构具有独立的数据输入和数据输出
完全省去了“掉头”的数据总线,
存在与通用I / O设备。每个端口通过访问
一个共同的地址总线。用于读写地址的地址
锁存输入( K)时钟的备选上升沿。
访问的QDR II +读写端口是完全
相互独立的。为了最大限度地提高数据吞吐量,这两个
读写端口都配备了DDR接口。每
地址位置与4个18位字的相关
( CY7C25632KV18 ) ,或36位字( CY7C25652KV18 ),该
相继爆出进入或离开设备。由于数据是
移入和移出器件上都有的每个上升沿
输入时钟(K和K ) ,内存带宽最大化,同时
通过消除总线简化系统设计“关变通” 。
这些器件具有片上终端功能的支持
当d
[x:0]
, BWS
[x:0]
和K / K的投入,这有助于消除
外部终端电阻,降低成本,缩小电路板面积,
并简化电路板布线。
深度扩展完成与港口选择,这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
寄存器由K或K输入时钟控制。写的
带有片上同步自定时写电路进行。
选购指南
描述
最大工作频率
最大工作电流
550兆赫
550
920
1310
500兆赫
500
850
1210
450兆赫
450
780
1100
400兆赫
400
710
1000
单位
兆赫
mA
× 18
× 36
1.赛普拉斯QDR II +器件超过QDR联盟规范,可支持V
DDQ
= 1.4 V到V
DD
.
赛普拉斯半导体公司
文件编号: 001-66482修订版* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2013年2月26日
CY7C25632KV18
CY7C25652KV18
逻辑框图 - CY7C25632KV18
D
[17:0]
18
REG
REG
REG
REG
阅读添加。解码
写添加。解码
A
(19:0)
20
地址
注册
地址
注册
20
A
(19:0)
1M ×18阵列
1M ×18阵列
1M ×18阵列
1M ×18阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
72
V
REF
WPS
BWS
[1:0]
控制
逻辑
36
36
注册。
注册。
注册。 18
18
18
18
CQ
18
Q
[17:0]
QVLD
逻辑框图 - CY7C25652KV18
D
[35:0]
36
REG
REG
REG
REG
阅读添加。解码
写添加。解码
A
(18:0)
19
地址
注册
地址
注册
19
A
(18:0)
512K ×36阵列
512K ×36阵列
512K ×36阵列
512K ×36阵列
K
K
CLK
将军
RPS
控制
逻辑
DOFF
读取数据寄存器。
CQ
144
V
REF
WPS
BWS
[3:0]
控制
逻辑
72
72
注册。
注册。
注册。 36
36
36
36
CQ
36
Q
[35:0]
QVLD
文件编号: 001-66482修订版* D
第31 2
CY7C25632KV18
CY7C25652KV18
目录
引脚配置................................................ ........... 4
引脚定义................................................ .................. 5
功能概述................................................ 6 ........
读操作................................................ 6 .........
写操作................................................ 6 .........
写字节操作............................................... 7 ..
并发事务............................................. 7
深度扩展................................................ ......... 7
可编程阻抗.......................................... 7
随路时钟................................................ ................ 7
有效的数据指标( QVLD ) ........................................ 7
片上端接( ODT ) .......................................... 7
PLL ................................................. ............................. 7
应用实例................................................ 8 ........
真值表................................................ ........................ 9
写周期说明............................................... 10
写周期说明............................................... 11
IEEE 1149.1串行边界扫描( JTAG ) .................. 12
禁用JTAG特性...................................... 12
测试访问端口............................................... ........ 12
执行TAP复位........................................... 12
TAP寄存器................................................ ........... 12
TAP指令集............................................... .... 12
TAP控制器状态图....................................... 14
TAP控制器框图...................................... 15
TAP电气特性...................................... 15
TAP交流开关特性............................... 16
TAP时序和测试条件.................................. 17
识别寄存器定义................................ 18
扫描寄存器大小............................................... ........ 18
指令代码................................................ ........... 18
边界扫描顺序............................................... ..... 19
上电顺序QDR II + SRAM ......................... 20
开机顺序............................................... .. 20
PLL限制................................................ ......... 20
最大额定值................................................ ........... 21
经营范围................................................ ............. 21
中子软错误免疫性......................................... 21
电气特性............................................... 21
直流电气特性..................................... 21
AC电气特性..................................... 23
电容................................................. ................... 23
热阻................................................ ........ 23
交流测试负载和波形..................................... 23
开关特性.............................................. 24
开关波形................................................ .... 25
读/写/取消序列................................ 25
订购信息................................................ ...... 26
订购代码定义......................................... 27
包图................................................ ............ 28
与缩略语................................................. ....................... 29
文档约定................................................ 29
计量单位............................................... ........ 29
文档历史记录页............................................... 30 ..
销售,解决方案和法律信息...................... 31
全球销售和设计支持....................... 31
产品................................................. ................... 31
的PSoC解决方案................................................ ......... 31
文件编号: 001-66482修订版* D
第31 3
CY7C25632KV18
CY7C25652KV18
销刀豆网络gurations
引脚配置为CY7C25632KV18和CY7C25652KV18随之而来。
[2]
图1. 165球FBGA ( 13 × 15 × 1.4毫米)引出线
CY7C25632KV18 ( 4米× 18 )
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
NC
NC
NC
NC
NC
NC
DOFF
NC
NC
NC
NC
NC
NC
TDO
2
NC/144M
Q9
NC
D11
NC
Q12
D13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
3
A
D9
D10
Q10
Q11
D12
Q13
V
DDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
1
NC
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
ODT
7
NC/288M
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
NC
NC
NC
NC
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
A
10
A
NC
Q7
NC
D6
NC
NC
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
CY7C25652KV18 (2M × 36)的
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
CQ
Q27
D27
D28
Q29
Q30
D30
DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
2
NC/288M
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
3
A
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
5
BWS
2
BWS
3
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
6
K
K
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
A
QVLD
ODT
7
BWS
1
BWS
0
A
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
A
A
A
8
RPS
A
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
A
A
9
A
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
A
10
NC/144M
Q17
Q7
D15
D6
Q14
D13
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
2. NC / 144M和NC / 288M未连接到所述管芯,并且可以连接到任何电压电平。
文件编号: 001-66482修订版* D
第31 4
CY7C25632KV18
CY7C25652KV18
引脚德网络nitions
引脚名称
D
[x:0]
I / O
引脚说明
输入 -
数据输入信号。
采样的K和K时钟的上升沿时有效的写操作是积极的。
同步CY7C25632KV18
D
[17:0]
CY7C25652KV18
D
[35:0]
输入 -
写端口选择
低电平有效。
采样在K时钟的上升沿。当断言活跃,一
启动同步写操作。拉高取消选择写端口。取消写端口会忽略
[x:0]
.
输入 -
字节写选择0 , 1 , 2和3
低电平有效。
采样的K和K时钟时的上升沿
同步写操作是积极的。用于选择哪个字节的当前部分写入设备
的写操作。不写入的字节保持不变。
CY7C25632KV18
BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C25652KV18
BWS
0
控件D
[8:0]
, BWS
1
控件D
[17:9]
,
BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27].
所有的字节写选择采样的相同沿的数据。取消选择一个字节写选择
忽略数据的对应字节,并且不写入到器件中。
输入 -
地址输入。
在有源读写操作采样在K时钟的上升沿。
同步这些地址输入复用于读取和写入操作。在内部,该装置是
组织为4米× 18 (每1米× 18 4数组) CY7C25632KV18和2M × 36 ( 4每个阵列
512 K&times 36),用于CY7C25652KV18 。因此,只有20个地址输入, CY7C25632KV18和19
地址输入的CY7C25652KV18 。当相应的端口被取消,这些输入将被忽略。
输出 -
数据的输出信号。
这些管脚输出所请求的数据时,读操作被激活。有效
同步数据被输出上的K和K时钟周期的上升沿时的读操作。在取消选择
读端口,Q
[x:0]
自动为三态的。
CY7C25632KV18
Q
[17:0]
CY7C25652KV18
Q
[35:0]
输入 -
读端口选择
低电平有效。
采样正输入时钟(K)的上升沿。当激活时,
启动同步的读操作。拉高取消选择读端口。如果选中,则进入待定
被允许完成和输出驱动器自动三态之后的下一个上升沿
在K时钟。每次读访问由一阵四个连续的转移。
有效的输出
有效的输出指标。
在Q有效表示有效的输出数据。 QVLD是边缘与CQ和CQ对齐。
指标
片上终端输入。
该引脚用于片上端接输入信号。 ODT范围
模上
终端选择上电时初始化进行。的低电平引脚选择低范围如下
RQ / 3.33 175
?? <
RQ < 350
(其中
RQ是绑ZQ引脚上的电阻器) A HIGH在这个引脚选择
输入引脚
大范围如下RQ / 1.66 175
?? <
RQ < 250
(其中
RQ是绑ZQ引脚上的电阻器) 。当
悬空,高范围终止值默认被选中。
输入时钟
输入时钟
回波时钟
回波时钟
输入
正向输入时钟输入。
的K上升沿用于捕获同步输入到装置
并推动了通过Q数据
[x:0]
。所有访问都在K的上升沿启动
负输入时钟输入。
K被用于捕获同步的输入被提供给该装置
并推动了通过Q数据
[x:0]
.
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
在QDR II +的( K) 。定时对回波时钟显示在
开关第24页上的特点。
同步回波时钟输出。
这是一个自由运行的时钟和同步于输入时钟
的QDR II + .The定时回波时钟(K)中示出
开关第24页上的特点。
输出阻抗匹配输入。
此输入用于调整器件输出至系统数据
总线阻抗。 CQ ,CQ,和Q
[x:0]
输出阻抗为0.2 × RQ 。其中,RQ是一个电阻
ZQ与接地之间。可选地,该管脚可被直接连接到V
DDQ
,这
使最小阻抗模式。此引脚不能直接连接到GND或离开
悬空。
WPS
BWS
0
,
BWS
1
,
BWS
2
,
BWS
3
A
Q
[x:0]
RPS
QVLD
ODT
[3]
K
K
CQ
CQ
ZQ
3.片上端接( ODT )功能,支持程序D
[x:0]
, BWS
[x:0]
和K / K个输入。
文件编号: 001-66482修订版* D
第31 5
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