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R
的Spartan- IIE FPGA系列
数据表
0
0
产品speci fi cation
DS077 2008年6月18日
本文件包含的所有四个模块的斯巴达
-IIE FPGA的数据表。
模块1 ：
介绍和订购信息
DS077-1 （ V2.3 ） 2008年6月18日
介绍
特点
总体概述
产品供货
用户I / O表
订购信息
模块三：
DC和开关特性
DS077-3 （ V2.3 ） 2008年6月18日
DC特定网络阳离子
- 绝对最大额定值
- 推荐工作条件
- 直流特性
- 上电要求
- DC输入和输出电平
开关特性
- 引脚至引脚参数
- IOB开关特性
- 时钟分布特征
- DLL时序参数
- CLB开关特性
- 块RAM开关特性
- TBUF开关特性
- JTAG开关特性
- 配置开关特性
模块二：
功能说明
DS077-2 （ V2.3 ） 2008年6月18日
建筑描述
- 的Spartan- IIE阵列
- 输入/输出模块
- 可配置逻辑块
- 块RAM
- 时钟分配：延迟锁定环
- 边界扫描
开发系统
CON组fi guration
模块四：
接脚分布表
DS077-4 （ 2.3 ） 2008年6月18日
引脚德网络nitions
接脚分布表
重要注意事项：
了Spartan- IIE FPGA数据表是四个模块。每个模块都有自己的版本历史的
结束。使用PDF "Bookmarks" ，导航更方便本卷。
2003-2008 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
DS077 2008年6月18日
产品speci fi cation
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1
R
的Spartan- IIE FPGA系列：
简介和订购
信息
0
产品speci fi cation
·
快速接口，外部RAM
DS077-1 （ V2.3 ） 2008年6月18日
介绍
斯巴达
-IIE现场可编程门阵列系列
为用户提供了高性能，丰富的逻辑资源，
以及丰富的功能设置，都在一个非常低的价格。该
7口之家提供的密度范围从5万
60万系统门，如图
表1中。
系统per-
性能会受到支持超过200兆赫。
其特点包括RAM块（到288K位） ，分布式RAM
（以221,184位） ， 19可选的I / O标准，和四
的DLL （延迟锁定环） 。快速，可预测的互连
是指连续的设计迭代不断满足
定时要求。
了Spartan- IIE系列是一个更好的选择
掩模编程的ASIC。该FPGA可避免的初始投资成本，
漫长的开发周期，以及固有风险
传统的ASIC。此外， FPGA的可编程许可证
设计升级，在现场没有更换硬件
必要（与ASIC的是不可能的） 。
特点
第二代ASIC的替代技术
- 密度高达15552个逻辑单元具有高达
60万系统门
- 基于的Virtex改进的特性
-E FPGA
架构
- 无限在系统重新编程
- 极低的成本
- 成本效益的0.15微米工艺
系统级功能
- SelectRAM 分层存储：
·
16位/ LUT的分布式RAM
·
可配置的4K位真双端口RAM块
典型
系统门范围
（逻辑和RAM ）
23,000 - 50,000
37,000 - 100,000
52,000 - 150,000
71,000 - 200,000
93,000 - 300,000
145,000 - 400,000
210,000 - 600,000
CLB
ARRAY
（R X C）
16 x 24
20 x 30
24 x 36
28 x 42
32 x 48
40 x 60
48 x 72
充分3.3V PCI兼容64位，在66 MHz和
的CardBus兼容
- 低功率分段的路由架构
- 高速运算的专用进位逻辑
- 高效倍频支持
- 梯级链宽输入功能
- 丰富的寄存器/锁存器中启用，设置，复位
- 先进的时钟控制四个专用的DLL
·
消除时钟分配延迟
·
乘法，除法，或相移
- 小学四低偏移全局时钟分配网络
- IEEE 1149.1兼容的边界扫描逻辑
通用的I / O和封装
- 无铅封装选项
- 在所有可用的密度低成本封装
- 在普通家庭包兼容性的足迹
- 19高性能接口标准
·
LVTTL ， LVCMOS ， HSTL ， SSTL ， AGP ， CTT ， GTL
·
LVDS和LVPECL差分I / O
- 最多205差分I / O对能够被输入，
输出或双向
- 热插拔I / O（ CompactPCI的友好）
核心逻辑供电电压为1.8V和I / O供电电压为1.5V ，
2.5V ， 3.3V或
通过强大的Xilinx全力支持
ISE
发展
系统
- 全自动映射，布局和布线
- 集成了设计输入和验证工具
- 广泛的IP库，包括DSP功能和
软处理器
-
表1：
的Spartan- IIE FPGA家庭成员
逻辑
细胞
1,728
2,700
3,888
5,292
6,912
10,800
15,552
总
个CLB
384
600
864
1,176
1,536
2,400
3,456
最大
可用的
用户I / O
(1)
182
202
265
289
329
410
514
最大
迪FF erential
I / O对
83
86
114
120
120
172
205
分布
RAM位
24,576
38,400
55,296
75,264
98,304
153,600
221,184
块RAM
位
32K
40K
48K
56K
64K
160K
288K
设备
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
注意事项：
1.用户I / O数量，包括四个全局时钟/用户的输入引脚。查看详细信息
表2中，第5页
2003-2008 Xilinx公司保留所有权利。 XILINX ， Xilinx标，品牌窗口，并包含其他指定品牌均属Xilinx公司所有其他的商标。
商标是其各自所有者的财产。
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产品speci fi cation
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3
的Spartan- IIE FPGA系列：介绍和订购信息
R
总体概述
了Spartan- IIE系列FPGA有规律的，灵活的，
可配置逻辑块的可编程架构
（ CLB）是由可编程的周边包围
输入/输出模块（IOB ） 。有四种延迟锁定
环（DLL ），一个在模具的每一个角落。两列
块RAM趴在管芯的相对侧之间的
个CLB和IOB列。该XC2S400E有四个同事
UMNS和XC2S600E有块RAM六列。
这些功能元件是由一个强大的互连
多才多艺的布线通道的层次结构（见
图1）。
的Spartan- IIE FPGA是通过加载的配置定制
化数据到内部静态存储单元。无限重现
编程周期是可能的，这种方法。存储
在这些单元格的值确定的逻辑功能及其内部
在FPGA中实现nections 。配置数据
从外部串行PROM读取（主串行模式） ，
或写入到FPGA中从串行，并行的奴隶，或
边界扫描模式。 Xilinx提供多种类型的
低成本配置解决方案，包括平台
Flash在系统可编程配置PROM 。
的Spartan- IIE FPGA中通常用于大批量应用程序
阳离子其中一个快速的可编程解决方案的通用性
增加了效益。的Spartan- IIE FPGA是理想的缩短
产品开发周期，同时提供具有成本效益的
溶液用于大批量生产。
DLL
的Spartan- IIE FPGA中实现高性能，低成本
通过先进的架构和semiconduc-操作
器技术。的Spartan- IIE设备提供系统时钟
率超过200兆赫。除了常规的苯并
高容量的可编程逻辑解决方案efits ，请不要过多
TAN- IIE FPGA还提供了片上同步单端口
和双端口RAM （块和分布式的形式） ， DLL时钟
驱动程序，可编程设置和重置所有触发器，快
进位逻辑和许多其他功能。
的Spartan- IIE系列相比的Spartan- II
家庭
更高的密度和更大的I / O
更高的性能
独特的引出线在具有成本效益的产品的
差分信号
- LVDS ， LVDS总线，LVPECL
V
CCINT
= 1.8V
- 低功耗
- 5V容限用外部电阻
- 3V宽容直接
PCI ， LVTTL和LVCMOS2输入缓冲器供电所
V
CCO
而不是V
CCINT
独特的大码流
DLL
块RAM
个CLB
个CLB
块RAM
个CLB
个CLB
DLL
I / O逻辑
DS077_01_052102
图1：
基本的Spartan -IIE系列FPGA框图
4
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块RAM
DLL
块RAM
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产品speci fi cation
R
的Spartan- IIE FPGA系列：介绍和订购信息
的Spartan- IIE产品供货
表2
示出了最大用户I / O设备和用户I / O可用于每个数上可用的
器件/封装组合。
表2：
的Spartan- IIE FPGA的用户I / O表
用户I / O根据封装类型
设备
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
最大
用户I / O
182
202
265
289
329
410
514
TQ144
TQG144
102
102
-
-
-
-
-
PQ208
PQG208
146
146
146
146
146
-
-
FT256
FTG256
182
182
182
182
182
182
-
FG456
FGG456
-
202
265
289
329
329
329
FG676
FGG676
-
-
-
-
-
410
514
注意事项：
1.用户I / O数量，包括四个全局时钟/用户的输入引脚。
DS077-1 （ V2.3 ） 2008年6月18日
产品speci fi cation
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0
R
的Spartan- IIE 1.8V FPGA系列：
DC和开关特性
0
0
DS077-3 （ V2.0 ） 2002年11月18日
产品speci fi cation
条款的德网络nition
在这份文件中，某些规格可能会被指定为高级或预备。这些名称是根据
所使用的显影系统和报告输出文件更详细的定时信息。这些术语的定义
如下：
高级：
基于模拟和/或外推其他速度等级，设备或家庭的初步估计。值
如有变更。使用的估计，不能进行生产。
初步：
基于特性。进一步的变化预计不会。
除了引脚到引脚的输入和输出参数，包括本文件中的AC参数延时规范
来自测量内部测试图案。所有规格均代表最坏情况下的电源电压和结
温度条件。包含在参数通用于流行的设计和典型应用。所有规格
如有更改，恕不另行通知。
DC特定网络阳离子
绝对最大额定值
(1)
符号
V
CCINT
V
CCO
V
REF
V
IN
V
TS
T
英镑
T
J
描述
电源电压相对于GND
电源电压相对于GND
输入参考电压
输入相对于电压GND
(2,3)
电压施加到三态输出
(3)
存储温度（环境）
结温
民
–0.5
–0.5
–0.5
–0.5
–0.5
–65
-
最大
2.0
4.0
4.0
4.0
4.0
+150
+125
单位
V
V
V
V
V
°C
°C
注意事项：
1.强调超出上述绝对最大额定值可能会导致器件永久性损坏。这些都是强调
只有收视率，以及该设备的这些功能操作或超出下工作条件中列出的任何其它条件
是不是暗示。长期在绝对最大额定值条件下长时间可能会影响器件的可靠性。
2. V
IN
不应超过V
CCO
超过3.6V以上延长的时期（例如，一天以上） 。
3.最大直流过冲必须限制在V
CCO
+ 0.5V或10毫安，而下冲必须限制在-0.5V或10毫安，
较容易实现。最大AC条件如下：该器件的引脚可下冲至-2.0V或过冲
到V
CCO
+ 2.0V ，提供了这个过/欠持续不超过11纳秒以迫使电流不大于100毫安。
4.焊接准则，请参阅Xilinx网站上的包装信息。
2002 Xilinx公司保留所有权利。所有Xilinx商标，注册商标，专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
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1
的Spartan- IIE 1.8V FPGA系列：DC和开关特性
R
推荐工作条件
符号
T
J
V
CCINT
V
CCO
T
IN
结温
电源电压相对于GND
(1)
电源电压相对于GND
(2)
输入信号转换时间
(3)
描述
广告
产业
广告
产业
广告
产业
民
0
–40
1.8 – 5%
1.8 – 5%
1.2
1.2
-
最大
85
100
1.8 + 5%
1.8 + 5%
3.6
3.6
250
单位
°C
°C
V
V
V
V
ns
注意事项：
1.功能操作，保证降低到最小V
CCINT
1.62V （标称值V
CCINT
-10 ％ ） 。每50毫伏的减少
V
CCINT
低于1.71V （额定V
CCINT
-5 ％ ） ，所有的延迟参数增加3 ％ 。
2.最小和最大值V
CCO
根据选定的I / O标准各不相同。
3.输入和输出测量门槛V 50 ％
CCO
.
直流特性在工作条件
符号
V
DRINT
V
DRIO
I
CCINTQ
描述
数据保留V
CCINT
电压（低于该配置数据可以
丢失）
数据保留V
CCO
电压（低于该配置数据可以
丢失）
静态V
CCINT
电源电流
(1)
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
I
CCOQ
I
REF
I
L
C
IN
I
RPU
I
RPD
静态V
CCO
电源电流
(1)
V
REF
目前每V
REF
针
输入或输出漏电流
(2)
输入电容（样品测试）
TQ ， PQ ， FG ， FT包
键盘的上拉（选择时） @ V
IN
= 0V, V
CCO
= 3.3V
（样品测试）
(3)
垫下拉（选择时） @ V
IN
= 3.6V （样品测试）
(3)
广告
产业
广告
产业
广告
产业
广告
产业
广告
产业
广告
产业
广告
产业
民
1.5
1.2
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
–10
-
-
-
典型值
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
最大
-
-
200
200
200
200
300
300
300
300
300
300
300
300
400
400
2
20
+10
8
0.25
0.25
单位
V
V
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
mA
A
A
pF
mA
mA
注意事项：
1.无输出电流负载，没有激活的输入上拉电阻，所有的I / O引脚三态和漂浮。
2.该I / O漏电流规范仅在V适用
CCINT
和V
CCO
电源电压已达到它们各自的
最小的推荐工作条件。
3.内部上拉和下拉电阻保证有效的逻辑电平在未连接的输入引脚。这些上拉和下拉
电阻不能提供有效逻辑电平，当输入管脚连接到其它电路。
2
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DS077-3 （ V2.0 ） 2002年11月18日
产品speci fi cation
R
的Spartan- IIE 1.8V FPGA系列：DC和开关特性
上电的要求
的Spartan- IIE FPGA需要一个最低的电源电流
I
CCPO
被提供至V
CCINT
对于一个成功的线
上电。如果有更多的电流可用， FPGA可CON组
庙比我多
CCPO
分，虽然这不能不利地
影响可靠性。
符号
I
CCPO
T
CCPO
描述
总V
CCINT
所需的电源电流
开机时，
V
CCINT(2,3)
斜坡时间
广告
产业
最大限制我
CCPO
未指定。要小心，当
使用折返/撬棍用品和保险丝。因此能够
控制I的大小
CCPO
通过限制供应电流
提供给FPGA 。下面的行程A级限流会
避免无意中激活过电流保护税务局局长
cuits 。
民
(1)
500
2
2
最大
-
-
50
单位
mA
A
ms
注意事项：
1.我
CCPO
要求适用于很短的时间（通常只有几毫秒）时， V
CCINT
坡道从0到1.8V 。
2.加减速时间是从GND测量到1.8V在满载板。
3. V
CCINT
上电过程中的负方向一定不能沾。
4，上电电流是V
CCINT
和V
CCO
同时通电。
5. I / O都不能保证被禁用，直到V
CCINT
被施加。
6.有关设计，以满足电规格的更多信息，请参考应用笔记
XAPP450 "Power通电流
针对Spartan - II和Spartan -IIE Families"要求。
DC输入和输出电平
值V
IL
和V
IH
被推荐的输入电压。
值V
OL
和V
OH
可以保证输出电压
在推荐工作条件。唯一入选
标准进行测试。这些被选择，以确保所有
输入/输出
标准
LVTTL
(1)
LVCMOS2
LVCMOS18
PCI ， 3.3V
GTL
GTL +
HSTL I
HSTL III
HSTL IV
SSTL3我
SSTL3 II
SSTL2我
SSTL2 II
CTT
AGP
V
IL
五，分
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
–0.5
V，最大
0.8
0.7
35% V
CCO
30% V
CCO
V
REF
– 0.05
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.1
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
V
REF
– 0.2
五，分
2.0
1.7
65% V
CCO
50% V
CCO
V
REF
+ 0.05
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.1
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
REF
+ 0.2
V
IH
V，最大
3.6
2.7
1.95
V
CCO
+ 0.5
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
3.6
标准满足他们的要求。选择的标准
在最小V进行测试
CCO
与相应的余
OL
我
OH
显示电流。其它标准样品进行测试。
V
OL
V，最大
0.4
0.4
0.4
10% V
CCO
0.4
0.6
0.4
0.4
0.4
V
REF
– 0.6
V
REF
– 0.8
V
OH
五，分
2.4
1.9
V
CCO
– 0.4
90% V
CCO
-
-
V
CCO
– 0.4
V
CCO
– 0.4
V
CCO
– 0.4
V
REF
+ 0.6
V
REF
+ 0.8
I
OL
mA
24
12
8
注（ 2 ）
40
36
8
24
48
8
16
7.6
15.2
8
注（ 2 ）
I
OH
mA
–24
–12
–8
注（ 2 ）
-
-
–8
–8
–8
–8
–16
–7.6
–15.2
–8
注（ 2 ）
V
REF
– 0.61 V
REF
+ 0.61
V
REF
– 0.8 V
REF
+ 0.8
V
REF
– 0.4
10% V
CCO
V
REF
+ 0.4
90% V
CCO
注意事项：
1. V
OL
和V
OH
较低的驱动电流采样测试。
2，根据相关规范测试。
DS077-3 （ V2.0 ） 2002年11月18日
产品speci fi cation
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1-800-255-7778
3
的Spartan- IIE 1.8V FPGA系列：DC和开关特性
R
LVDS DC规格
符号
V
CCO
V
OH
V
OL
V
ODIFF
V
OCM
V
IDIFF
V
ICM
描述
电源电压
输出高电压Q和Q
输出低电压Q和Q
差分输出电压（Q - Q）
Q =高或（Q - Q） ，Q =高
输出共模电压
差分输入电压（Q - Q）
Q =高或（Q - Q） ，Q =高
输入共模电压
R
T
=横跨Q和Q信号100Ω
R
T
=横跨Q和Q信号100Ω
R
T
=横跨Q和Q信号100Ω
R
T
=横跨Q和Q信号100Ω
共模输入电压= 1.25 V
差分输入电压=
±350
mV
条件
民
2.375
1.25
0.9
250
1.125
100
0.2
典型值
2.5
1.425
1.075
350
1.25
350
1.25
最大
2.625
1.6
1.25
450
1.375
-
2.2
单位
V
V
V
mV
V
mV
V
注意事项：
1.请参考应用笔记
XAPP179
终止原理图。
LVPECL直流规范
这些值是在所述源的输出有效端接
LVPECL下所示化包装，具有100Ω差分
只加载。在V
OH
水平200毫伏低于标准
DC参数
V
CCO
V
OH
V
OL
V
IH
V
IL
差分输入电压
1.8
0.96
1.49
0.86
0.3
民
3.0
2.11
1.27
2.72
2.125
-
1.92
1.06
1.49
0.86
0.3
LVPECL电平，并与设备兼容宽容
较低的共模范围。下面的表summa-
rizes LVPECL的直流输出规格。
最大
民
3.3
2.28
1.43
2.72
2.125
-
2.13
1.30
1.49
0.86
0.3
最大
民
3.6
2.41
1.57
2.72
2.125
-
最大
单位
V
V
V
V
V
V
4
www.xilinx.com
1-800-255-7778
DS077-3 （ V2.0 ） 2002年11月18日
产品speci fi cation
R
的Spartan- IIE 1.8V FPGA系列：DC和开关特性
开关特性
内部时序参数从测量得到的
内部测试模式。下面列出的是代表val-
UE的。为更具体，更精确，并且最坏情况下的瓜尔
及担数据，请使用报告的静态时序值
分析仪（ TRACE在Xilinx开发系统）和
背注到仿真网表。所有时序参
TER值假设最坏情况下的运行条件（电源电压
年龄和结温） 。值适用于所有
的Spartan- IIE的设备，除非另有说明。
全局时钟输入到输出的延时LVTTL ，
同
DLL （引脚到引脚）
(1)
速度等级
所有
符号
T
ICKOFDLL
描述
使用LVTTL的全局时钟输入到输出的延迟
输出触发器为LVTTL 12毫安，快速压摆率，
同
DLL。
民
1.0
-7
最大
3.1
-6
最大
3.1
单位
ns
注意事项：
1，以上列出的是代表值，其中一个全局时钟输入驱动器在每个访问的列一个垂直时钟线和
其中所有可访问的IOB和CLB触发器的时钟由全局时钟网络。
2.输出时间的测量是在50 ％V
CC
门槛为35 pF的外部容性负载为LVTTL 。 35 pF负载并不适用于
最小值。对于其它I / O标准和不同的负载，请参阅表
常量计算牛逼
IOOP
和
延迟测量
方法，
第11页。
3. DLL的输出抖动已经包含在计时计算。
4.数据
产量
用不同的标准，调整延迟与所示的值
IOB输出延迟调整的不同
Standards(1),
第10页。
对于全局时钟输入比LVTTL等标准，调整延迟与价值观
I / O标准
全局时钟输入调整，
第12页。
全局时钟输入到输出的延时LVTTL ，
没有
DLL （引脚到引脚）
(1)
速度等级
所有
符号
T
ICKOF
描述
LVTTL的全局时钟输入到输出
使用输出触发器延迟
LVTTL 12毫安，快速压摆率，
没有
DLL。
设备
XC2S50E
XC2S100E
XC2S150E
XC2S200E
XC2S300E
XC2S400E
XC2S600E
民
1.5
1.5
1.5
1.5
1.5
1.5
1.6
-7
最大
4.4
4.4
4.5
4.5
4.5
4.6
4.7
-6
最大
4.6
4.6
4.7
4.7
4.7
4.8
4.9
单位
ns
ns
ns
ns
ns
ns
ns
注意事项：
1，以上列出的是代表值，其中一个全局时钟输入驱动器在每个访问的列一个垂直时钟线和
其中所有可访问的IOB和CLB触发器的时钟由全局时钟网络。
2.输出时间的测量是在50 ％V
CC
门槛为35 pF的外部容性负载为LVTTL 。 35 pF负载并不适用于
最小值。对于其它I / O标准和不同的负载，请参阅表
常量计算牛逼
IOOP
和
延迟测量
方法，
第11页。
3.数据
产量
用不同的标准，调整延迟与所示的值
IOB输出延迟调整的不同
Standards(1),
第10页。
对于全局时钟输入比LVTTL等标准，调整延迟与价值观
I / O标准
全局时钟输入调整，
第12页。
DS077-3 （ V2.0 ） 2002年11月18日
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