74F113双JK负边沿触发触发器
1988年4月
修订后的1999年7月
74F113
双JK负边沿触发触发器
概述
该74F113提供单独的J，K ，设置和时钟输入。
当时钟变为高电平使能输入和
数据可被输入。的J和K输入端的逻辑电平
当在时钟脉冲为高电平和倒装可以改变
翻牌将根据真值表进行，只要
最小建立时间和保持时间观察。输入数据是
传送到输出在时钟的下降沿
脉搏。
异步输入：
低输入至S
D
设置Q为高电平
一套独立的时钟
订购代码：
订单号
74F113SC
74F113SJ
74F113PC
包装数
M14A
M14D
N14A
包装说明
14引脚小外形集成电路（ SOIC ） ， JEDEC MS- 120 ， 0.150窄
14引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
14引脚塑料双列直插式封装（ PDIP ） ， JEDEC MS- 001 ，宽0.300
在磁带和卷轴可用的设备也。通过附加的后缀字母“X”的订货代码指定。
逻辑符号
接线图
IEEE / IEC
1999仙童半导体公司
DS009473
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74F113
单位装载/扇出
U.L.
引脚名称
J
1
, J
2
, K
1
, K
2
CP
1
， CP
2
S
D1
, S
D2
Q
1
, Q
2
, Q
1
, Q
2
数据输入
时钟脉冲输入（主动下降沿）
直接设置输入（低电平有效）
输出
描述
HIGH / LOW
1.0/1.0
1.0/4.0
1.0/5.0
50/33.3
输入I
IH
/I
IL
输出I
OH
/I
OL
20
A/0.6
mA
20
A/2.4
mA
20
A/3.0
mA
1
毫安/ 20毫安
真值表
输入
S
D
L
H
H
H
H
H (h)
=
高电压电平
L (l)
=
低电压电平
]
=
HIGH到LOW时钟转换
X
=
非物质
Q
0
(Q
0
)
=
钟高至低跳变前
输出
J
X
h
l
h
l
K
X
h
h
l
l
Q
H
Q
0
L
H
Q
0
Q
L
Q
0
H
L
Q
0
CP
X
小写字母表示之前HIGH到LOW时钟过渡的参考输入或输出的状态。
逻辑图
（一个半部分所示）
请注意，该图仅用于逻辑操作的理解提供的，不应该被用来估计的传播延迟。
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74F113
物理尺寸
英寸（毫米），除非另有说明
14引脚小外形集成电路（ SOIC ） ， JEDEC MS- 120 ， 0.150窄
包装数M14A
14引脚小外形封装（ SOP ） ， EIAJ TYPE II ， 5.3毫米宽
包装数量M14D
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