0
R
XC4000E和XC4000X系列现场
可编程门阵列
0
0*
1999年5月14日（版本1.6 ）
产品speci fi cation
XC4000E和XC4000X系列
特点
注意：
本数据表中的信息涵盖了XC4000E ，
XC4000EX和XC4000XL家庭。单独的数据表
涵盖了XC4000XLA和XC4000XV家庭。电动
说明和包装/ PIN信息覆盖在
对于每个家庭单独的部分，以使信息
更容易访问，查看和打印。要访问这些节
系统蒸发散，看到赛灵思W
EB
LINX网站
http://www.xilinx.com/partinfo/databook.htm#xc4000 。
系统功能的现场可编程门阵列
- 选择-RAM
TM
内存：芯片超高速RAM与
- 同步写入选项
- 双口RAM选项
- 完全符合PCI标准（速度等级-2快）
- 丰富的IP- FL FL OPS
- 灵活的函数发生器
- 专用高速进位逻辑
- 每边宽边缘解码器
- 互连线层次
- 内部三态总线能力
- 全球八低偏移时钟或信号分配
网
超过80 MHz的系统性能
灵活的阵列架构
低功率分段路由体系结构
面向系统的特点
- IEEE 1149.1兼容的边界扫描逻辑
支持
- 独立可编程输出摆率
- 可编程的输入上拉或下拉电阻
- 每XC4000E输出12毫安灌电流
CON连接gured通过加载二进制文件
- 无限的可重复编程
读回能力
- 程序VERI网络阳离子
- 内部节点的可观测
向下兼容XC4000器件
开发系统上最常用的计算机运行
平台
- 接口来流行的设计环境
- 全自动映射，布局和布线
- 交互式设计编辑器优化设计
低电压版本可供选择
低电压器件功能的3.0 - 3.6伏特
XC4000XL ：高性能低电压版本
XC4000EX设备
其他XC4000X系列特点
最高的性能 - 3.3 V XC4000XL
最高容量 - 超过18万可用门
在XC4000XL 5 V容限I / O的
0.35
m
SRAM工艺XC4000XL
额外的路由在XC4000E
- 几乎两倍的路由能力的高密度
设计
缓冲互连的最大速度块
提高VersaRing
TM
I / O互连为更好的固定
引出线的灵活性
12毫安灌电流每XC4000X输出
灵活的新型高速时钟网络
- 增设8个早期的缓冲器，用于短时钟延迟
- 几乎无限数量的时钟信号
可选的多路转换器或2-输入函数发生器上
器件输出
四个额外的地址位在主并行
CON组fi guration模式
XC4000XV系列提供了最高密度
0.25
m
2.5 V技术
6
介绍
XC4000系列高性能，高容量的现场亲
可编程门阵列（FPGA ）提供的好处科幻TS
定制CMOS VLSI ，同时避免初始投资成本，长期
开发周期，和一个常规的固有风险
掩蔽门阵列。
十三年的FPGA设计经验的结果，
回馈客户成千上万，这些FPGA的COM
茎建筑的多功能性，片选-RAM存储器
与边沿触发和双端口模式，增加了
速度，丰富的布线资源，以及新的，复杂的
软件来实现完全自动化的实施
复杂的，高密度，高性能的设计。
该XC4000E和XC4000X系列目前有20个
件，如图
表1中。
1999年5月14日（版本1.6 ）
6-5
R
XC4000E和XC4000X系列现场可编程门阵列
表1： XC4000E和XC4000X系列现场可编程门阵列
逻辑
细胞
152
238
466
608
770
950
1368
1862
2432
2432
3078
3800
4598
5472
7448
最大的逻辑最大。内存
门
位
（无RAM ） （无逻辑）
1,600
2,048
3,000
3,200
5,000
6,272
6,000
8,192
8,000
10,368
10,000
12,800
13,000
18,432
20,000
25,088
25,000
32,768
28,000
32,768
36,000
41,472
44,000
51,200
52,000
61,952
62,000
73,728
85,000
100,352
典型
门范围
（逻辑和RAM ） *
1,000 - 3,000
2,000 - 5,000
3,000 - 9,000
4,000 - 12,000
6,000 - 15,000
7,000 - 20,000
10,000 - 30,000
13,000 - 40,000
15,000 - 45,000
18,000 - 50,000
22,000 - 65,000
27,000 - 80,000
33,000 - 100,000
40,000 - 130,000
55,000 - 180,000
CLB
矩阵
8x8
10 x 10
14 x 14
16 x 16
18 x 18
20 x 20
24 x 24
28 x 28
32 x 32
32 x 32
36 x 36
40 x 40
44 x 44
48 x 48
56 x 56
总
个CLB
64
100
196
256
324
400
576
784
1,024
1,024
1,296
1,600
1,936
2,304
3,136
数
of
马克斯。
触发器用户I / O
256
64
360
80
616
112
768
128
936
144
1,120
160
1,536
192
2,016
224
2,560
256
2,560
256
3,168
288
3,840
320
4,576
352
5,376
384
7,168
448
设备
XC4002XL
XC4003E
XC4005E/XL
XC4006E
XC4008E
XC4010E/XL
XC4013E/XL
XC4020E/XL
XC4025E
XC4028EX/XL
XC4036EX/XL
XC4044XL
XC4052XL
XC4062XL
XC4085XL
典型门范围*最大值包括用作RAM中的CLB的20-30％。
注意：
在低电压系列中的所有功能是相同的
在相应的5伏系列，除非数值
引用时序或功率进行。
描述
XC4000系列器件带有一个常规的落实，
对刀豆网络可配置逻辑灵活的，可编程架构
块（CLB ） ，由一个强大的互联层次
多才多艺的布线资源，并包围周边
可编程输入/输出模块（IOB ） 。他们有
慷慨的布线资源，以适应最
复杂的互连模式。
该设备由装载CON组fi guration数据定制
到内部存储器单元。该FPGA既可以积极
从外部串行读取其CON组fi guration数据或
字节并行PROM （主模式） ，或CON组fi guration
数据可以被写入到FPGA中从外部装置
（从属和外围模式） 。
XC4000系列FPGA是由强大的支持，
复杂的软件，涵盖了设计的每一个环节
从原理图或行为录入，佛罗里达州OOR规划，仿真
化，自动闭塞位置和在互连路由
nects ，创造，下载和回读
CON组fi guration比特流。
由于赛灵思FPGA的可重新编程无限
的次数，就可以在新颖的设计中使用
其中，硬件是动态改变的，或者硬
器必须适应不同用户的应用程序。
FPGA是理想的缩短设计和开发
周期，并且还提供了用于生产一种具有成本效益的解决方案
重刑率远远超出每月5000系统。对于最低
高容量的单位成本，一个设计可以连接首先在实施
在XC4000E或XC4000X ，然后迁移到赛灵思公司之一“
兼容的硬件连接的掩模编程的设备。
以重新CON组fi guration优势
FPGA器件可以被重新CON组fi gured改变逻辑功能
化而驻留在系统中。这种能力使
系统设计者自由的新的学位无法使用
与任何其他类型的逻辑。
硬件可以很容易被改变为软件。设计
更新或改性音响阳离子是容易的，并且可以使
产品已经在网络场。一个FPGA甚至可以重新CON-
网络动态gured以differ-执行不同的功能
耳鼻喉科次。
再CON组fi可配置逻辑可以被用来实现系统
自我诊断功能，能够创建被重新CON-系统
科幻gured针对不同的环境或操作，或imple-
精神疾病的多功能硬件对于给定的应用程序。作为一个
添加好处科幻吨，采用重-CON连接可配置的FPGA器件simpli-
科幻ES硬件设计和调试，缩短产品
时间进入市场。
6-6
1999年5月14日（版本1.6 ）
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XC4000E和XC4000X系列现场可编程门阵列
XC4000E和XC4000X系列
相比， XC4000
读者已经熟悉了XC4000系列Xil-的
INX现场可编程门阵列，主要为特色的新
在XC4000系列器件Tures的都列在此
部分。 XC4000E最大的优点和
XC4000X设备显着增加系统
速度，更大的容量和新的建筑特色，
尤其是选择-RAM存储器。该XC4000X设备
还提供了许多新的路由功能，包括特殊
高速时钟缓冲器，可用于捕获输入
数据以最小的延迟。
任何XC4000E设备pinout-和比特流兼容
与相应的XC4000设备。现有
XC4000比特流可用于编程的XC4000E
装置。然而，由于XC4000E包括了许多新
功能，一个XC4000E比特流不能被装载到
XC4000器件。
XC4000X系列器件比特流不兼容
在XC4000或XC4000E相当于数组大小的设备
家庭。然而，等效阵列尺寸的装置，如
在XC4025 ， XC4025E ， XC4028EX和XC4028XL ，是
引脚排列兼容。
高达50％的从XC4000值。看
“快速进位逻辑”
第18页
了解更多信息。
选择-RAM存储器：边沿触发，同步的
理性RAM模式
在任何CLB的RAM可以CON组fi gured同步，
边沿触发的，写操作。读操作是不
受此变化的边沿触发写。
双口RAM
一个单独的选项转换成任何CLB的16×2内存成
16X1双口RAM与同步读/写。
每个CLB函数发生器可以CON组fi gured作为
无论是电平敏感（异步）的单口RAM ，
边沿触发（同步）单端口RAM ，边沿触发
复位此输出（同步），双端口RAM ，或组合
逻辑。
CON连接可配置RAM内容
RAM内容现在可以在CON组fi guration时加载，
这样的RAM启动时用户自网络斯内德的数据。
H功能发生器
在目前的XC4000系列器件中，H函数发生器
比原来的XC4000更通用。其输入可以
不仅来自对F和G函数发生器，但
也从四个控制输入线的最多三个。轰
因而函数发生器可以是完全或部分indepen-
凹痕另外两个函数发生器，增加了
该设备的最大容量。
6
在XC4000E和XC4000X改进
增加系统速度
XC4000E和XC4000X器件可以在同步运行
高达80MHz的系统时钟频率和内部perfor-
曼斯可超过150 MHz的。这种增加的性能
比上年家庭从提高两个茎
设备的处理和系统架构。
XC4000
系列器件使用亚微米的多层金属的过程。
此外，许多建筑已改善
制成，如下文所述。
该XC4000XL系列是一款高性能的3.3V系列
基于0.35μ SRAM技术，支持系统
加速到80 MHz 。
IOB时钟使能
这两个IP- FL佛罗里达州中的每个IOB OPS有一个共同的时钟使能
输入，通过CON组fi guration可以激活individ-
ually为输入或输出佛罗里达州的ip-佛罗里达州运或两者。这个时钟
启用的运作完全喜欢上了XC4000欧共体销
CLB 。这一新功能使IOB的用途更加广泛。
避免了需要的时钟门控。
输出驱动器
输出上拉结构默认为一个TTL状
图腾柱。此驱动程序是一个n沟道上拉晶体管，
拉至低于Vcc的电压一个晶体管的阈值，就
像XC4000系列的输出。另外， XC4000
系列设备可以在全球范围内CON组fi gured与CMOS输出
放，与p沟道上拉晶体管拉至Vcc 。另外，
在XC4000系列的CON连接的可配置的上拉电阻是
该拉至Vcc ，而在原稿p沟道晶体管
纳尔XC4000家族是，拉向n沟道晶体管
低于Vcc的电压一个晶体管的阈值。
PCI法规遵从
XC4000系列-2和更快的速度等级完全PCI
兼容的。 XC4000E和XC4000X设备可以用来
实行单芯片的PCI解决方案。
进位逻辑
进位逻辑链的速度增加dramati-
美云。有些参数，如在进位的延迟
通过一个单一的CLB链（T
BYP
） ，已被作为改善
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XC4000E和XC4000X系列现场可编程门阵列
输入阈值
5V器件的输入阈值可以在全球范围内CON连接G-
置的对或者TTL （ 1.2 V阈值）或CMOS （2.5V
阈值） ，就像XC2000和XC3000的投入。两
输入阈值和输出电平的全球调整是
相互独立的。该XC4000XL系列还具有
1.6V的输入阈值，在3.3V CMOS兼容
与TTL电平。
在XC4000X进一步改善，只有
增加路由
在XC4000X新的互连包括22
在CLB中和12中的每一列额外的垂直线
新的水平行的CLB的每一行中。 12项“四
每个CLB行和列线“ ，包括可选的repow-
化工e圈缓冲区的最大速度。额外的高性
曼斯路由附近的IOB的提高针的灵活性。
全球信号进入逻辑
有从全局时钟额外的访问到F和
G功能发生器的输入。
更快的输入和输出
一个快速，致力于早期时钟源来自全局时钟缓冲器
可用于所述的IOB 。以确保与同步
经常全局时钟，快速捕捉锁定的驱动
早期的时钟可用。输入数据可以是最初
加载到快速捕捉锁存与早期时钟，然后
传送到输入佛罗里达州的ip-佛罗里达州运算或与低歪斜锁存
全局时钟。输入一个可编程延迟可以
用于避免保持时间的要求。看
“ IOB输入信
第20页上的NAL “
了解更多信息。
CON组fi guration引脚上拉电阻
在配置过程中，这些引脚有弱上拉电阻
器。最流行的配置模式，从
串行模式引脚可以这样悬空。该
3模式下输入可单独配置或
没有弱上拉或下拉电阻。一个下拉
建议4.7 kΩ的电阻值。
这三种模式的输入可以是单独CON组fi gured与
或不弱上拉或后CON连接gu-下拉电阻
口粮。
程序输入引脚有一个永久的弱上拉。
在CLB的闩锁能力
在XC4000X CLB存储元件可以CON连接gured
因为无论是FL IP- FL OPS或锁存器。这种能力使得
FPGA合成高度兼容。
软启动
像XC3000A ， XC4000系列器件具有“软
启动了起来。 “当CON组fi guration过程是科幻nished和
设备启动时，输出的连接首先激活
自动摆率限制。该功能避免了电位
TiAl金属接地反弹时所有输出都接通simulta-
neously 。后立即启动，的压摆率
各个输出是，如在XC4000家族，确定
由个人CON组fi guration选项。
IOB输出MUX从输出时钟
在IOB多路复用器允许输出时钟选择
无论是输出数据或IOB时钟使能，作为输出
到垫。因此，两个不同的数据信号可以共享一个赎罪
GLE输出垫，有效地加倍装置的数目
而不需要更大，更昂贵的封装输出
年龄。该复用器还可以CON组fi gured作为
与门来实现一个非常快的引脚到引脚的路径。看
第23页的“ IOB输出信号”
了解更多信息。
XC4000和XC4000A兼容性
现有XC4000位流可用于精读音响gure一个
XC4000E设备。 XC4000A比特流必须重新编译
用于与XC4000E使用由于改进的路由
资源，虽然器件的引脚对引脚兼容。
额外的地址位
较大的设备需要CON组fi guration数据的多个位。一
几个大XC4000X设备菊花链可能需要
这不能由18地址解决的PROM
位支撑在XC4000E 。该XC4000X系列
因此扩展了主并行CON连接G-寻址
置模式为22位。
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R
XC4000E和XC4000X系列现场可编程门阵列
详细功能描述
XC4000系列器件实现通过高速
先进的半导体技术和改进的架构设计师用手工
tecture 。该XC4000E和XC4000X支持系统时钟
高达80MHz的速率和超过内部性能
150兆赫。相比老赛灵思FPGA系列，
XC4000系列器件的功能更加强大。他们提供
片上沿触发和双端口RAM ，时钟使能
在I / O FL IP- FL OPS和宽输入解码器。它们更
全能在许多应用中，特别是那些涉及
内存。设计周期更快，由于组合
增加的布线资源和更先进的软
洁具。
每个CLB包含可被使用的两个存储元件
存储函数发生器的输出。然而， stor-
年龄元件和函数发生器也可使用
独立。这些存储单元可以是CON连接gured
作为IP- FL佛罗里达州两个XC4000E和XC4000X设备OPS ;在
XC4000X它们可任选地CON组fi gured作为锁存器。 DIN
可以作为一个直接输入到两个存储的
元素。 H1可以带动其他通过H功能
发电机。函数发生器输出也可驱动两个
输出独立的存储元件的输出。这
多功能性增加的逻辑容量和简化网络连接的ES路由。
十三CLB输入和四个输出CLB提供访问
到函数发生器和存储元件。这些
输入和输出连接至所述可编程在互连
外块NECT资源。
基本构建模块
赛灵思用户可编程门阵列包括两个主要
CON连接的可配置元素： CON连接的可配置逻辑块（CLB ）
和输入/输出模块（IOB ） 。
CLB中提供了构建的功能元件
该用户的逻辑。
IOB中提供的封装引脚接口
和内部信号线。
其他三个类型的电路还提供：
三态缓冲器（ TBUFs ）驾驶水平的延绳
每个CLB相关。
宽边解码器可围绕周边
每个设备的。
片上振荡器提供。
可编程互连资源提供路由
路径连接的输入和输出，这些骗子网络G-
urable元件到适当的网络。
各电路块的功能中被定制
通过编程内部静态存储单元CON组fi guration 。
存储在这些存储单元中的值确定了
逻辑功能和互连的实现
FPGA 。这些可用的电路是在该所述的
部分。
函数发生器
四个独立的输入被提供给每个两个功能
化发电机（ F1 - F4和G1 - G4 ） 。这些功能gen-
erators ，与输出标记的F '和G'各自是可
实施任何随意去连接斯内德布尔函数
四个输入。该函数发生器实现
存储器查找表。因此传播延迟是
独立实现的功能。
第三个函数发生器，标有H' ，可以实现任何
它的三个输入端的布尔函数。其中两个输入都可以
任选地是在F '和G'的功能发生器的输出。
可替换地，其中的一个输入端或两者可以来自
在CLB （ H2 ， H0 ）之外。第三个输入必须来自
外的块（ H 1 ） 。
从函数发生器的信号可以退出CLB
两个输出。 F'或H '可被连接到X输出。 G'或
H'可以连接到Y输出端。
甲CLB可用于实现任何以下功能的
系统蒸发散：
最多四个变量的任何一秒的任何功能，再加上
功能最多四个不相关的变量，以及任何第三
最多三个不相关的变量的函数
1
网络中的任何单一功能已经变量
四个变量与一些任何共同发挥作用
六个变量的函数
多达九个变量的某些功能。
实现广泛的功能，在一个单一的块减少了
所需的块的数目和在信号中的延迟
路径，实现既增加了容量和速度。
在CLB函数发生器显着的多功能性
提高了系统的运行速度。此外，该设计软件
工具可与每个函数发生器的独立处理。
这种灵活性提高了电池的使用情况。
6
CON连接可配置逻辑块（CLB ）
CON连接可配置逻辑块实现大部分的逻辑中
一个FPGA 。 CLB的元素显示在所述主
图1 。
两个4输入函数发生器（ F和G ）的报价
无限制的通用性。大多数组合逻辑功能
需要四个或更少的投入。然而，第三个功能gener-
员（H）的设置。轰函数发生器有三个
输入。或者零个，一个或两个这些输入可以是
F和G的输出;另一输入端（ S）的来自外部的
CLB 。在CLB能，因此，完成某些功能
最多九个变量，如奇偶校验或膨胀式
两组四个输入能够认同的比较。
1.当生成三个单独的函数，该函数的输出中的一个必须被捕获在佛罗里达州的ip-佛罗里达州运内部的CLB 。只有两个
未注册的函数发生器的输出可从CLB 。
1999年5月14日（版本1.6 ）
6-9
XC4000E
逻辑单元阵列系列
产品预览
特点
第三代现场可编程门阵列
- 片上的超高速内存与同步写入选项
- 双口RAM选项
完全符合PCI标准
- 丰富的触发器
- 灵活的函数发生器
- 专用高速进位运算电路
- 宽边解码器（ 4元缘）
- 互连线层次
- 内部三态总线能力
- 8全球低偏移时钟或信号分配网络
灵活的阵列架构
- 可编程逻辑模块和I / O模块
- 可编程互连和广泛的解码器
亚微米CMOS工艺
- 高速逻辑和互联
低功耗
面向系统的特点
- IEEE 1149.1兼容的边界扫描逻辑支持
- 可编程的输出压摆率（ 2种模式）
- 可编程的输入上拉或下拉电阻
- 每个输出12 mA的灌电流
- 每对输出24 mA的灌电流
通过配置中的二进制文件
- 无限的可重编程
- 六编程模式
XACT开发系统上运行的386 / 486 /
奔腾型PC ，阿波罗，太阳-4和惠普
700系列
- 接口来流行的设计环境中，如
Viewlogic系， Mentor Graphics和OrCAD的
- 全自动分区，布局和布线
- 交互式设计编辑器优化设计
- 288宏， 34硬宏， RAM / ROM编译
描述
现场可编程门阵列的XC4000E系列
（ FPGA）器件提供了自定义CMOS VLSI的好处，
同时也避免了初始成本，时间延迟，和固有的风险
传统的蒙面门阵列。
该XC4000E系列提供了一个常规的，灵活的，亲
可配置逻辑块的可编程体系结构
（ CLB）是由一个强大的versa-的层次互连
瓷砖的布线资源，以及包围的周边
可编程输入/输出模块（IOB ） 。
XC4000E器件具有宽厚的路由资源
容纳的最复杂的配线图案。
他们是通过加载配置数据定制成
内部存储器单元。该FPGA既可以积极
读取配置数据从外部串行或字节级的
并行PROM （主模式） ，或配置数据
可以写入到FPGA （从属和外围
模式） 。
该XC4000E家庭支持功能强大， sophis-
ticated软件，涵盖了设计的各个方面：从
原理图输入，仿真，以自动闭塞占位
精神疾病和互连的路由，并最终创建
配置比特流。
FPGA是理想的缩短了设计和开发
换货周期，但它们也提供一种具有成本效益的解决方案
生产速度远远超出了每月1000系统。
该XC4000E系列是流行的XC4000的一个超集
家庭。对于该设备的详细描述architec-
TURE ，配置方法，引脚功能，封装
插脚引线和尺寸，请参见赛灵思可编程
逻辑数据手册。
下面几页介绍的新功能
XC4000E家庭和列表的电气和时序参数。
表1. XC4000E系列现场可编程门阵列
设备
APPR 。门数
CLB矩阵
个CLB数
触发器数量
最大解码输入（每边）
最大RAM位
IOB的数
XC4003E
3,000
10 x 10
100
360
30
3,200
80
XC4005E
5,000
14 x 14
196
616
42
6,272
112
XC4006E
6,000
16 x 16
256
768
48
8,192
128
XC4008E
8,000
18 x 18
324
936
54
10,368
144
XC4010E
10,000
20 x 20
400
1,120
60
12,800
160
XC4013E
13,000
24 x 24
576
1,536
72
18,432
192
XC4020E XC4025E
20,000
28 x 28
784
2,016
84
25,088
224
25,000
32 x 32
1,024
2,560
96
32,768
256
1
XC4000E逻辑单元阵列系列
XC4000E相比， XC4000
任何XC4000E设备的100 ％兼容的超集
等效XC4000设备，不仅在功能上，还
电，而在引脚和配置比特流。
该XC4000E设备具有以下附加功能
系统蒸发散，其中大部分是通过在选项调用
配置比特流：
IOB时钟使能
这两个IP- FL佛罗里达州中的每个IOB OPS有一个共同的时钟使能
输入，它通过配置可被激活indi-
vidually为输入或输出触发器或两者。这个时钟
启用的运作完全喜欢上了XC4000欧共体销
CLB 。这使得IOB中更加灵活，并避免了
需要的时钟门控。
同步RAM
在任何CLB的二个RAM是可以改变的，以同步
写操作。在此同步模式中，内部
写操作是通过相同的时钟，用于驱动控制
触发器。时钟极性是可编程的
RAM（两个F和G函数发生器一起） ，而是
独立选择的触发器的极性。地址
数据和WE输入由该上升沿或下降沿锁存
时钟边沿，和一个短的内部写脉冲生成
后时钟沿正确的。这种自定时写操作
从而有效边沿触发。
在读操作时不受此变化到一个
同步写入。
输出驱动器
输出的上拉结构可在全球范围内配置为
是任一个TTL状图腾柱（n沟道上拉晶体管
器，拔到一个阈值低于Vcc的电压，就像
XC4000 ）或者是CMOS（ p沟道上拉晶体管
拉至VCC） 。另外，在可配置的上拉电阻
XC4000E是拉至Vcc的p沟道晶体管，
而在XC4000它是拉的n沟道晶体管
下面的Vcc电压一个阈值。
输入阈值
输入阈值可以在全球范围内配置为
TTL （ 1.2 V阈值）或CMOS （2.5V阈值） ，就像
XC2000和XC3000的投入。需要注意的是这两个全球
输入阈值和输出电平调整不知疲倦
吊灯对方。
双口RAM
一个单独的选项转换成16 ×2内存在的任何CLB成
一个16× 1的双端口RAM中。在这种模式中，任何操作即
写入到F-RAM ，也自动写入到G-
RAM中，使用F的地址。在G-地址就可以了，因此，
不用于写入的G- RAM中。
在CLB因此可以用作非对称双端口
RAM中，其中F的读出地址的F - RAM和
写地址为F - 和G- RAM中，而G为读
解决对G -RAM上。注意， F和G仍然可以
独立读地址，因为它们是在XC4000 。该
二个RAM一起具有使用F 1的读/写端口
地址，和一个只读端口通过G地址。
每个CLB既可以配置为函数发生器
异步单端口，同步单端口，或
同步双端口。
全球信号进入逻辑
有从全局时钟额外的访问到F和
G功能发生器的输入。
模式引脚上拉电阻
在配置过程中，这三个模式管脚， M0 ，M1和
M2 ，有弱上拉电阻。最流行的
配置模式，从串行的模式引脚可以这样
悬空。
对于用户模式，三个模式输入可以单独地是
配置带或不带弱上拉或下拉
电阻器
程序输入引脚有一个永久的弱上拉。
软启动
像XC3000A的XC4000E家有“软启动” 。
当在配置过程结束，设备
在用户模式下启动时，输出的第一激活是
自动摆率限制。这避免了潜在
当所有输出都接通simulta-地反弹
neously 。启动后，该个体的压摆率
输出是，如在XC4000家族，由所确定的
各个配置选项。
H-函数发生器
在XC4000E ，轰函数发生器更灵活。其
输入可以不仅来自F和G功能
发电机也从最多三个控制输入线。
为H函数发生器可以是完全或部分不知疲倦
吊灯另外两个函数发生器的。
2
IOB开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
输入
传播延迟
垫以I1，I2
垫以I1，I2，通过透明锁存器（无延迟）
垫I1 ， I2 ，通过透明锁存器（有延迟）
时钟（IK） toI1 ，I2 （触发器）
时钟（ IK ），以I1 ， I2 （锁存使能，低有效）
建立时间（注3 ）
键盘时钟（ IK ） ，没有延迟
垫到时钟（ IK ）与延迟
保持时间（注3 ）
键盘时钟（ IK ） ，没有延迟
垫到时钟（ IK ）与延迟
产量
传播延迟
时钟（ OK）来垫
（快）
同样
（压摆率限制）
输出（ O）垫
（快）
同样
（摆率限制）
3态来垫开始HI- Z（转换率无关）
3态来垫活跃和有效的（快速）
同样
（摆-rate限制）
建立和保持时间
输出（ O）时钟（ OK）建立时间
输出（ O）时钟（ OK）保持时间
时钟
时钟高电平或低电平时间
环球置位/复位
延迟从GSR净透Q为I1 ， I2
从GSR网垫延迟
GSR宽度
*
符号
民
-4
最大
-3
最小最大
-2
最小值最大值单位
超前信息
T
PID
T
PLI
T
PDLI
T
IKRI
T
IKLI
T
挑
T
PICKD
T
IKPI
T
IKPID
2.5
3.6
7.1
2.8
3.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
4.7
8.3
0
0
T
OKPOF
T
OKPOS
T
OPF
T
OPS
T
TSHZ
T
TSONF
T
TSONS
T
OOK
T
OKO
T
CH /
T
CL
T
RRI
T
RPO
T
MRW
4.6
11.2
5.8
12.4
4.2
8.1
14.7
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
3.7
0
4.0
7.2
18.9
*时序是基于XC4005E 。对于其他设备看到XACT时间计算器。
**见前面的页
注：1.定时测量脚的阈值，与50 pF的外部容性负载（包括测试夹具）。
压摆率限制
产量
上升/下降时间是长于约2倍
快
输出上升/下降时间。对于容性负载的影响
地面反弹，见页8-8通过8-10 。
未使用（保税和无粘结）垫2.电压等级必须是有效的逻辑电平。每个人都可以用配置
内部上拉或下拉电阻器或备选地配置为驱动输出或从外部源驱动。
3.输入垫的设置时间和保持时间指定相对于所述内部时钟（IK） 。为了计算系统设置的时间，
减去从指定的输入垫的设置时间值的时钟延迟（时钟垫至IK ） ，但不减去零以下。
负保持时间是指在输入数据中的延迟是足够用于
外部系统保持时间
是零，
所提供的输入时钟使用从盘的全球信号分配给IK 。
3
XC4000E逻辑单元阵列系列
CLB开关特性指南
开关参数测试通过MIL - M-六百○五分之三万八千五百一十规定的测试方法是仿照。所有设备都100 ％
功能测试。因为许多内部定时参数不能被直接测量，它们是从基准定时衍生
图案。下面的准则反映在推荐工作条件最恶劣情况下的值。如需更详细的，更
精确，更向上的最新的定时信息，使用由XACT定时计算器提供并在模拟器中使用的值。
速度等级
描述
组合延误
F / G输入X / Y输出
通过H' F / G输入X / Y输出
通过H'碳投入X / Y输出
CLB快速进位逻辑
操作数输入（F1，F2 ，G1， G4）至C
OUT
加/减输入（ F3 ）到C
OUT
初始化输入（ F1 ， F3 ）到C
OUT
C
IN
通过函数发生器，以X / Y输出
C
IN
到C
OUT
，旁路功能的发电机。
时序延迟
时钟K至输出Q
建立时间时钟前
F / G输入
F / G利用H输入“
通过H1 C输入端
通过DIN C输入端
通过EC C输入端
通过S / R C的投入，持续低（无效）
C
IN
输入通过F / G'
C
IN
通过F / G'和H'输入
时钟后保持时间
F / G输入
F / G利用H输入“
通过H1 C输入端
通过DIN C输入端
通过EC C输入端
通过S / R C的投入，持续低（无效）
时钟
时钟高电平时间
时钟低电平时间
置位/复位直销
宽（高）
经由S / R C的投入，将高到Q延迟
主置位/复位*
宽度（高或低）
延迟从全局置位/复位净Q
符号
民
-4
最大
-3
最小最大
-2
最小值最大值单位
T
OPCY
T
ASCY
T
INCY
T
SUM
T
BYP
T
CKO
T
ICK
T
IHCK
T
HHCK
T
DICK
T
ECCK
T
RCK
T
CCK
T
CHCK
T
长江基建
T
CKIH
T
CKHH
T
CKDI
T
CKEC
T
CKR
T
CH
T
CL
T
乡郊小工程
T
RIO
T
MRW
T
MRQ
超前信息
T
国际劳工组织
T
IHO
T
HHO
2.0
3.6
2.9
ns
ns
ns
2.6
4.4
1.7
3.3
0.7
ns
ns
ns
ns
ns
2.4
ns
2.3
4.0
3.3
1.9
2.6
1.7
ns
ns
ns
ns
ns
ns
ns
ns
0
0
0
0
0
0
ns
ns
ns
ns
ns
ns
4.0
4.0
ns
ns
4.0
4.0
ns
ns
18.9
14.4
ns
ns
*时序是基于XC4005E 。对于其他设备看到XACT时间计算器。
4
