【产品speci fi cationPE9702产品说明百富勤的PE9702是一款高性能的整数N分频P】,IC型号9702-01,9702-01 PDF资料,9702-01经销商,ic,电子元器件-51电子网

产品speci fi cation

PE9702

产品说明

百富勤的PE9702是一款高性能的整数N分频PLL

能频率合成高达3000 MHz的。该

设备是专为卓越的相位噪声性能

同时提供幅度降低一个数量级的电流

耗，当与现有的商业相比

空间的PLL 。

该PE9702配有10/11双模分频器，

计数器和相位比较器，如图1所示。

计数器的值是可编程的通过串行或

并行接口，也可直接硬连接。

该PE9702是为商业空间优化

应用程序。单粒子闩锁起来（ SEL ）是物理

不可能和单事件翻转（ SEU ）优于

10

-9

每比特/天的误差。它是对百富勤的制造

的UltraCMOS 过程中，专利的变化上硅

绝缘体（SOI）技术，在蓝宝石衬底上，将提供

卓越的射频性能和内在的耐辐射性。

图1.框图

3000兆赫的UltraCMOS 整数N分频PLL

抗辐射的空间应用

特点

3000 MHz运行

÷ 10月11日双模预分频器

内置相位检测器

串行，并行或硬连线

可编程

超低相位噪声

SEU < 10

-9

错误/位天

100拉德（ Si）的总剂量

44引脚CQFJ

F

in

F

in

预分频器

10 / 11

主

计数器

13

f

p

D(7:0)

8

SDATA

PRE_EN

M(6:0)

A(3:0)

R(3:0)

f

r

主

20-bit

20

LATCH

Secon-

卡里

20-bit

LATCH

20

16

相

探测器

PD_U

PD_D

6

f

c

v计数器

文档编号70-0036-02

│

www.psemi.com

分页： 13 1

PE9702

产品speci fi cation

图2.引脚配置（顶视图）

GND

ENH

V

DD

LD

R

3

R

2

R

1

R

0

fr

图3.封装类型

44引脚CQFJ

6

D

0

, M

0

D

1

, M

1

D

2

, M

2

D

3

, M

3

V

DD

V

DD

S_W R，D

4

, M

4

SDATA ，D

5

, M

5

SCLK ，D

6

, M

6

FSELS ，D

7

， Pre_en

GND

5

4

3

2

1

44 43 42 41 40

39

38

37

36

35

34

33

32

31

30

29

f

c

V

DD

_f

c

PD_U

PD_D

V

DD

C

EXT

V

DD

D

OUT

V

DD

_f

p

f

p

GND

7

8

9

10

11

12

13

14

15

16

17

18 19 20 21 22 23 24 25 26 27 28

FSELP ，A

0

E_WR ，A

1

M2_WR ，A

2

SMODE ，A

3

BMODE

V

DD

M1_WR

A_WR

Hop_WR

F

in

F

in

表1.引脚说明

PIN号

1

2

3

4

5

6

7

M

0

8

D

1

M

1

9

D

2

M

2

10

D

3

M

3

11

12

V

DD

V

DD

S_WR

13

D

4

M

4

并行

直接

输入

直接

并行

直接

并行

直接

并行

直接

所有

串行

输入

（注1 ）

输入

M计数器0位（ LSB ）。

并行数据总线的第1位。

M计数器第1位。

并行数据总线的第2位。

M计数器第2位。

并行数据总线的第3位。

M计数器位3 。

相同的引脚1 。

串联负载使能输入。虽然S_WR为“低” ， SDATA可连续计时。

主寄存器的数据传送到辅助寄存器上S_WR或Hop_WR

上升沿。

并行数据总线的第4位

M计数器第4位

文档编号70-0036-02

│

的UltraCMOS RFIC 解决方案

引脚名称

V

DD

R

0

R

1

R

2

R

3

GND

D

0

接口模式

所有

直接

所有

并行

TYPE

（注1 ）

输入

（注1 ）

输入

描述

电源输入。输入范围从2.85 V至3.15 V.绕过

推荐使用。

v计数器0位（ LSB ）。

v计数器第1位。

v计数器第2位。

v计数器位3 。

地面上。

并行数据总线的位0 （LSB）。

分页： 13 2

PE9702

产品speci fi cation

表1.引脚说明（续）

PIN号

引脚名称

SDATA

14

D

5

M

5

SCLK

15

D

6

M

6

FSELS

16

D

7

PRE_EN

17

GND

FSELP

18

A

0

直接

串行

E_WR

19

A

1

M2_WR

20

A

2

SMODE

21

A

3

22

23

24

25

26

27

28

29

30

BMODE

V

DD

M1_WR

A_WR

Hop_WR

F

in

F

in

GND

f

p

直接

所有

并行

串行，并行

所有

产量

输入

（注1 ）

输入

直接

串行，并行

输入

并行

直接

并行

输入

接口模式

串行

并行

直接

串行

并行

直接

串行

并行

直接

所有

并行

TYPE

输入

描述

二进制串行数据输入。输入数据输入MSB优先。

并行数据总线的第5位。

M计数器位5 。

串行时钟输入。 SDATA被计时串联成20位的主要寄存器（ E_WR

“低” ），或在SCLK的上升沿8位增强寄存器（ E_WR “高”）。

并行数据总线的第6位。

M计数器第6位。

选择主寄存器的内容（ FSELS = 1）或辅助寄存器（ FSELS = 0）为

内部计数器而在串行接口模式下的编程。

并行数据总线的第7位（MSB）。

预分频器使能，积极为“低” 。当“高” ，女

in

绕过预分频器。

地面上。

输入

选择主要寄存器（ FSELP = 1）或仲寄存器的内容（ FSELP = 0）为

内部计数器，而在并行接口模式下的编程。

A计数器0位（ LSB ）。

增强的寄存器写使能。虽然E_WR是“高” ， SDATA可连续

时钟在SCLK的上升沿增强的寄存器。

增强寄存器写入。 D [ 7：0]被锁存到所述增强的寄存器

上升E_WR的边缘。

A计数器第1位。

M2写。 D [ 3：0]被锁存到主寄存器（R [5：4 ]中，M [ 8:7 ] ）的上升

M2_WR的边缘。

A计数器第2位。

选择串行总线接口模式（ BMODE = 0，

SMODE = 1 ）或并行接口模式

（ BMODE = 0， SMODE = 0）。

A计数器第3位（ MSB）。

选择直接接口模式（ BMODE = 1 ）。

相同的引脚1 。

M1写。 D [ 7：0]被锁存到主寄存器（ Pre_en ，

M [ 6：0] ）的上升

M1_WR的边缘。

写。 D [ 7：0]被锁存到主寄存器（R [3：0 ]，A [ 3 ：0]）的上升沿

的A_WR 。

合写。主寄存器的内容被锁存到次级

上Hop_WR的上升沿进行注册。

来自VCO预分频器输入。 3.0 GHz的最高频率。

预分频器的互补输入。旁路电容串联一个51

电阻器

应放置在尽可能靠近此引脚和直接连接到

接地平面。

地面上。

监测引脚主分频器的输出。交换活动可以通过禁用

增强的寄存器编程或浮或接地V

DD

引脚31 。

文档编号70-0036-02

│

www.psemi.com

第13 3

PE9702

产品speci fi cation

表1.引脚说明（续）

PIN号

31

32

33

引脚名称

V

DD

-f

p

DOUT

V

DD

接口模式

所有

串行，并行

所有

TYPE

（注1 ）

产量

（注1 ）

描述

V

DD

适用于F

p

。可以悬空或连接到GND禁用的F

p

输出。

数据输出。该MSEL信号和原始预分频器的输出可从DOUT

通过加强登记程序。

相同的引脚1 。

PD_U和PD_D逻辑“非”通过在芯片上， 2 kΩ串联端接

电阻器。连接CEXT到外部电容器将低通滤波器的输入

反相放大器用于驱动LD 。

相同的引脚1 。

PD_D是脉冲下来当f

p

导致F

c

.

PD_U是脉冲下来当f

c

导致F

p

.

34

CEXT

所有

产量

35

36

37

38

39

40

41

42

43

44

注1 ：

注2 ：

V

DD

PD_D

PD_U

V

DD

-f

c

f

c

GND

f

r

LD

ENH

所有

串行，并行

（注1 ）

产量

（注1 ）

产量

V

DD

适用于F

c

。可以悬空或连接到GND禁用的F

c

输出。

监控引脚，以供参考分频器的输出。交换活动可以通过禁用

增强的寄存器编程或浮或接地V

DD

引脚38 。

地面上。

输入

输出，

OD

输入

参考频率输入。

锁定检测和CEXT的开漏逻辑反转。当环路处于锁定状态， LD

是高阻抗的，否则LD是一个逻辑低电平（ “0”）。

增强模式。当置为低电平（ “0”），增强的寄存器位

功能性。

V

DD

引脚1 ，11，12 ， 23 ，31，33 ，35，和38是由二极管连接的，并且必须具有相同的正电压电平来提供。

V

DD

销31和38被用于使能测试模式和应悬空。

所有数字输入引脚具有70 kΩ的上拉或下拉电阻到地。

第13 4

文档编号70-0036-02

│

的UltraCMOS RFIC 解决方案

PE9702

产品speci fi cation

表2.绝对最大额定值

符号

V

DD

V

I

O

T

英镑

表4. ESD额定值

单位

V

mA

°C

参数/条件

电源电压

在任何输入电压

DC到任何输入

DC到任何输出

储存温度

范围

民

-0.3

-10

-65

最大

4.0

V

DD

+ 0.3

+10

150

符号

V

ESD

注1 ：

参数/条件

静电放电电压（人体模型）

- 注1

水平

1000

单位

V

周期性采样，而不是100 ％测试。每MIL-进行测试

STD- 883 ， M3015 C2

静电放电（ ESD ）注意事项

在处理这个的UltraCMOS 器件，观察

你将与使用相同的注意事项

其他ESD敏感设备。虽然这个设备

包含电路，以保护其免受损坏，由于

ESD ，应采取预防措施，以避免

超过表4规定的额定值。

闭锁避免

与传统的CMOS器件，的UltraCMOS

设备是免疫的闩锁。

表3.工作额定值

符号

V

DD

T

A

参数/条件

电源电压

工作环境

温度范围

民

2.85

-40

最大

3.15

85

单位

V

°C

表5. DC特性：

V

DD

= 3.0 V， -40°C <牛逼

A

< 85 ℃，除非另有说明

符号

I

DD

参数

操作电源电流;

预分频器被禁用

预分频

条件

V

DD

= 2.85至3.15 V

民

典型值

10

24

最大

单位

mA

31

数字输入：所有除F

r

, F

in

,

F

in

V

IH

V

IL

I

IH

I

IL

高电平输入电压

低电平输入电压

高电平输入电流

低电平输入电流

V

DD

= 2.85至3.15 V

V

DD

= 2.85至3.15 V

V

IH

= V

DD

= 3.15 V

V

IL

= 0, V

DD

= 3.15 V

-1

0.7× V

DD

0.3× V

DD

+70

V

A

参考分频器输入：F

r

I

国际卫生条例

I

ILR

R0输入，R

0

I

国际卫生条例

I

ILR

高电平输入电流

低电平输入电流

V

IH

= V

DD

= 3.15 V

V

IL

= 0, V

DD

= 3.15 V

-5

+70

A

高电平输入电流

低电平输入电流

V

IH

= V

DD

= 3.15 V

V

IL

= 0, V

DD

= 3.15 V

-100

+100

A

计数器和鉴相器输出：F

c

, f

p

.

V

老

V

OHD

输出电压低

输出电压高

I

OUT

= 6毫安

I

OUT

= -3毫安

V

DD

- 0.4

0.4

V

锁定检测输出： CEXT ， LD

V

OLC

V

OHC

V

OLLD

输出电压低， CEXT

输出电压高， CEXT

输出电压低， LD

I

OUT

= 100

A

I

OUT

= -100

A

I

OUT

= 6毫安

V

DD

- 0.4

0.4

V

文档编号70-0036-02

│

www.psemi.com

第13个5

超前信息

PE9702

产品说明

百富勤的PE9702是一款高性能的整数N分频PLL

能频率合成高达3.0 GHz的。该

设备是专为卓越的相位噪声性能

同时提供幅度降低的顺序

电流消耗，当与现有的相比

商业空间的PLL 。

该PE9702配有10/11双模分频器，

计数器和相位比较器，如图1所示。

计数器的值进行编程通过串行

或并行接口，也可直接硬连接。

该PE9702是为商业空间优化

应用程序。单粒子闩锁起来（ SEL ）是物理

不可能和单事件翻转（ SEU ）优于

10

-9

每比特/天的误差。制作百富勤的

专利UTSi （超薄硅） CMOS技术，

该PE9702提供了出色的RF性能和内在

辐射的耐受性。

图1.框图

3.0 GHz的整数N分频PLL，拉德

硬盘应用

特点

3.0 GHz的操作

÷ 10月11日双模预分频器

内置相位检测器

串行，并行或硬连线

可编程

超低相位噪声

SEU < 10

-9

错误/位天

100拉德（ Si）的总剂量

44引脚CQFJ

F

in

F

in

预分频器

10 / 11

主

计数器

13

f

p

D(7:0)

8

SDATA

PRE_EN

M(6:0)

A(3:0)

R(3:0)

f

r

主

20-bit

20

LATCH

Secon-

卡里

20-bit

LATCH

20

16

相

探测器

PD_U

PD_D

6

f

c

v计数器

Peregrine半导体股份有限公司。

|

http://www.peregrine-semi.com

版权

Peregrine半导体公司2003

分页： 15 1

PE9702

超前信息

图2.引脚配置

GND

ENH

V

DD

LD

R

3

R

2

R

1

R

0

fr

6

D

0

, M

0

D

1

, M

1

D

2

, M

2

D

3

, M

3

V

DD

V

DD

S_WR ，D

4

, M

4

SDATA ，D

5

, M

5

SCLK ，D

6

, M

6

FSELS ，D

7

， Pre_en

GND

5

4

3

2

1

44 43 42 41 40

39

38

37

36

35

34

33

32

31

30

29

f

c

V

DD

_f

c

PD_U

PD_D

V

DD

C

EXT

V

DD

D

OUT

V

DD

_f

p

f

p

GND

7

8

9

10

11

12

13

14

15

16

17

18 19 20 21 22 23 24 25 26 27 28

FSELP ，A

0

E_WR ，A

1

M2_WR ，A

2

SMODE ，A

3

BMODE

V

DD

M1_WR

A_WR

Hop_WR

F

in

F

in

表1.引脚说明

PIN号

1

2

3

4

5

6

7

8

引脚名称

V

DD

R

0

R

1

R

2

R

3

GND

D

0

M

0

D

1

M

1

接口模式

所有

直接

所有

并行

直接

并行

直接

并行

直接

并行

直接

所有

串行

TYPE

（注1 ）

输入

（注1 ）

输入

（注1 ）

输入

描述

电源输入。输入范围从2.85 V至3.15 V.绕过建议。

v计数器0位（ LSB ）。

v计数器第1位。

v计数器第2位。

v计数器位3 。

地面上。

并行数据总线的位0 （LSB）。

M计数器0位（ LSB ）。

并行数据总线的第1位。

M计数器第1位。

并行数据总线的第2位。

M计数器第2位。

并行数据总线的第3位。

M计数器位3 。

相同的引脚1 。

串联负载使能输入。虽然S_WR为“低” ， SDATA可连续计时。主

寄存器的数据传送到上S_WR或Hop_WR上升沿辅助寄存器。

文件编号70 / 0036 00C

|

9

D

2

M

2

10

D

3

M

3

11

12

13

V

DD

V

DD

S_WR

版权

Peregrine半导体公司2003

UTSI

CMOS RFIC解决方案

分页： 15 2

PE9702

超前信息

PIN号

引脚名称

D

4

M

4

SDATA

接口模式

并行

直接

串行

并行

直接

串行

并行

直接

串行

并行

直接

所有

并行

直接

串行

TYPE

输入

并行数据总线的第4位

M计数器第4位

描述

二进制串行数据输入。输入数据输入MSB优先。

并行数据总线的第5位。

M计数器位5 。

串行时钟输入。 SDATA被计时串联成20位的主要寄存器（ E_WR

“低” ），或在SCLK的上升沿8位增强寄存器（ E_WR “高”）。

并行数据总线的第6位。

M计数器第6位。

选择主寄存器的内容（ FSELS = 1）或辅助寄存器（ FSELS = 0）为

内部计数器而在串行接口模式下的编程。

并行数据总线的第7位（MSB）。

预分频器使能，积极为“低” 。当“高” ，女

in

绕过预分频器。

地面上。

14

D

5

M

5

SCLK

15

D

6

M

6

FSELS

16

D

7

PRE_EN

17

GND

FSELP

A

0

18

输入

（注1 ）

输入

选择主要寄存器（ FSELP = 1）或仲寄存器的内容（ FSELP = 0）为

内部计数器，而在并行接口模式下的编程。

A计数器0位（ LSB ）。

增强的寄存器写使能。虽然E_WR是“高” ， SDATA可连续

时钟在SCLK的上升沿增强的寄存器。

增强寄存器写入。 D [ 7：0]被锁存到所述增强的寄存器

上升E_WR的边缘。

A计数器第1位。

M2写。 D [ 3：0]被锁存到主寄存器（R [5：4 ]中，M [ 8:7 ] ）的上升沿

的M2_WR 。

A计数器第2位。

选择串行总线接口模式（

BMODE

= 0 ， SMODE = 1）或并行接口模式

(

BMODE

= 0， SMODE = 0）。

A计数器第3位（ MSB）。

选择直接接口模式（

BMODE

=1).

相同的引脚1 。

M1写。 D [ 7：0]被锁存到主寄存器（

PRE_EN

中，M [6：0 ] ）的上升

M1_WR的边缘。

写。 D [ 7：0]被锁存到主寄存器（R [3：0 ]，A [ 3 ：0]）上的上升沿

A_WR 。

合写。主寄存器的内容被锁存到次级的寄存器

上Hop_WR的上升沿。

来自VCO预分频器输入。 3.0 GHz的最高频率。

预分频器的互补输入。旁路电容串联一个51

电阻器

应放置在尽可能靠近此引脚和直接连接到

接地平面。

地面上。

19

E_WR

并行

A

1

M2_WR

A

2

SMODE

A

3

直接

并行

直接

串行，并行

直接

所有

并行

串行，并行

所有

产量

20

21

22

23

24

25

26

27

28

29

30

BMODE

V

DD

M1_WR

A_WR

Hop_WR

F

in

F

in

GND

f

p

监测引脚主分频器的输出。交换活动可以通过禁用

增强的寄存器编程或浮或接地V

DD

引脚31 。

Peregrine半导体股份有限公司。

|

http://www.peregrine-semi.com

版权

Peregrine半导体公司2003

第15 3

PE9702

超前信息

PIN号

31

32

33

34

35

36

37

38

39

40

41

42

43

44

注1 ：

注2 ：

引脚名称

V

DD

-f

p

DOUT

V

DD

CEXT

V

DD

PD_

D

PD_

U

V

DD

-f

c

f

c

GND

f

r

LD

ENH

接口模式

所有

串行，并行

所有

串行，并行

TYPE

（注1 ）

产量

（注1 ）

产量

（注1 ）

产量

描述

V

DD

适用于F

p

。可以悬空或连接到GND禁用的F

p

输出。

数据输出。通过MSEL信号和原始预分频器的输出可从DOUT

增强的寄存器编程。

相同的引脚1 。

PD_逻辑“非”

U

和PD_

D

通过在芯片上， 2 k终止

系列

电阻器。连接CEXT到外部电容器将低通滤波器的输入

反相放大器用于驱动LD 。

相同的引脚1 。

PD_

D

是当f脉冲下降

p

导致F

c

.

PD_

U

是当f脉冲下降

c

导致F

p

.

（注1 ）

产量

V

DD

适用于F

c

。可以悬空或连接到GND禁用的F

c

输出。

监控引脚，以供参考分频器的输出。交换活动可以通过禁用

增强的寄存器编程或浮或接地V

DD

引脚38 。

地面上。

输入

输出，

OD

输入

参考频率输入。

锁定检测和CEXT的开漏逻辑反转。当环路处于锁定状态， LD是

高阻抗，否则LD是一个逻辑低电平（ “0”）。

增强模式。当置为低电平（ “0”），增强的寄存器位

功能性。

V

DD

引脚1 ，11，12 ， 23 ，31，33 ，35，和38是由二极管连接的，并且必须具有相同的正电压电平来提供。

V

DD

销31和38被用于使能测试模式和应悬空。

所有数字输入引脚都有为70K

下拉电阻接地。

版权

Peregrine半导体公司2003

文件编号70 / 0036 00C

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UTSI

CMOS RFIC解决方案

第15 4

PE9702

超前信息

表2.绝对最大额定值

符号

V

DD

V

I

O

T

英镑

静电放电（ ESD ）注意事项

单位

V

mA

°

C

参数/条件

电源电压

在任何输入电压

DC到任何输入

DC到任何输出

储存温度

范围

民

-0.3

-10

-65

最大

4.0

V

DD

+ 0.3

+10

150

在处理这个UTSI设备，观察同样的

你会与其他的ESD使用注意事项

敏感的设备。虽然这个装置包含

电路，以保护其免受损坏，由于ESD ，

应采取预防措施，以避免超过

表4规定的额定值。

闭锁避免

与传统的CMOS器件， CMOS UTSI

设备是免疫的闩锁。

表3.工作额定值

符号

V

DD

T

A

参数/条件

电源电压

工作环境

温度范围

民

2.85

-40

最大

3.15

85

单位

V

°

C

表4. ESD额定值

符号

V

ESD

参数/条件

静电放电电压（人体

模型） - 注1

水平

1000

单位

V

注1 ：

周期性采样，而不是100 ％测试。每MIL-进行测试

STD- 883 ， M3015 C2

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第15个5

超前信息

PE9702

产品说明

百富勤的PE9702是一款高性能的整数N分频PLL

能频率合成高达3.0 GHz的。该

设备是专为卓越的相位噪声性能

同时提供幅度降低的顺序

电流消耗，当与现有的相比

商业空间的PLL 。

该PE9702配有10/11双模分频器，

计数器和相位比较器，如图1所示。

计数器的值进行编程通过串行

或并行接口，也可直接硬连接。

该PE9702是为商业空间优化

应用程序。单粒子闩锁起来（ SEL ）是物理

不可能和单事件翻转（ SEU ）优于

10

-9

每比特/天的误差。制作百富勤的

专利UTSi （超薄硅） CMOS技术，

该PE9702提供了出色的RF性能和内在

辐射的耐受性。

图1.框图

3.0 GHz的整数N分频PLL，拉德

硬盘应用

特点

3.0 GHz的操作

÷ 10月11日双模预分频器

内置相位检测器

串行，并行或硬连线

可编程

超低相位噪声

SEU < 10

-9

错误/位天

100拉德（ Si）的总剂量

44引脚CQFJ

F

in

F

in

预分频器

10 / 11

主

计数器

13

f

p

D(7:0)

8

SDATA

PRE_EN

M(6:0)

A(3:0)

R(3:0)

f

r

主

20-bit

20

LATCH

Secon-

卡里

20-bit

LATCH

20

16

相

探测器

PD_U

PD_D

6

f

c

v计数器

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分页： 15 1

PE9702

超前信息

图2.引脚配置

GND

ENH

V

DD

LD

R

3

R

2

R

1

R

0

fr

6

D

0

, M

0

D

1

, M

1

D

2

, M

2

D

3

, M

3

V

DD

V

DD

S_WR ，D

4

, M

4

SDATA ，D

5

, M

5

SCLK ，D

6

, M

6

FSELS ，D

7

， Pre_en

GND

5

4

3

2

1

44 43 42 41 40

39

38

37

36

35

34

33

32

31

30

29

f

c

V

DD

_f

c

PD_U

PD_D

V

DD

C

EXT

V

DD

D

OUT

V

DD

_f

p

f

p

GND

7

8

9

10

11

12

13

14

15

16

17

18 19 20 21 22 23 24 25 26 27 28

FSELP ，A

0

E_WR ，A

1

M2_WR ，A

2

SMODE ，A

3

BMODE

V

DD

M1_WR

A_WR

Hop_WR

F

in

F

in

表1.引脚说明

PIN号

1

2

3

4

5

6

7

8

引脚名称

V

DD

R

0

R

1

R

2

R

3

GND

D

0

M

0

D

1

M

1

接口模式

所有

直接

所有

并行

直接

并行

直接

并行

直接

并行

直接

所有

串行

TYPE

（注1 ）

输入

（注1 ）

输入

（注1 ）

输入

描述

电源输入。输入范围从2.85 V至3.15 V.绕过建议。

v计数器0位（ LSB ）。

v计数器第1位。

v计数器第2位。

v计数器位3 。

地面上。

并行数据总线的位0 （LSB）。

M计数器0位（ LSB ）。

并行数据总线的第1位。

M计数器第1位。

并行数据总线的第2位。

M计数器第2位。

并行数据总线的第3位。

M计数器位3 。

相同的引脚1 。

串联负载使能输入。虽然S_WR为“低” ， SDATA可连续计时。主

寄存器的数据传送到上S_WR或Hop_WR上升沿辅助寄存器。

文件编号70 / 0036 00C

|

9

D

2

M

2

10

D

3

M

3

11

12

13

V

DD

V

DD

S_WR

版权

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UTSI

CMOS RFIC解决方案

分页： 15 2

PE9702

超前信息

PIN号

引脚名称

D

4

M

4

SDATA

接口模式

并行

直接

串行

并行

直接

串行

并行

直接

串行

并行

直接

所有

并行

直接

串行

TYPE

输入

并行数据总线的第4位

M计数器第4位

描述

二进制串行数据输入。输入数据输入MSB优先。

并行数据总线的第5位。

M计数器位5 。

串行时钟输入。 SDATA被计时串联成20位的主要寄存器（ E_WR

“低” ），或在SCLK的上升沿8位增强寄存器（ E_WR “高”）。

并行数据总线的第6位。

M计数器第6位。

选择主寄存器的内容（ FSELS = 1）或辅助寄存器（ FSELS = 0）为

内部计数器而在串行接口模式下的编程。

并行数据总线的第7位（MSB）。

预分频器使能，积极为“低” 。当“高” ，女

in

绕过预分频器。

地面上。

14

D

5

M

5

SCLK

15

D

6

M

6

FSELS

16

D

7

PRE_EN

17

GND

FSELP

A

0

18

输入

（注1 ）

输入

选择主要寄存器（ FSELP = 1）或仲寄存器的内容（ FSELP = 0）为

内部计数器，而在并行接口模式下的编程。

A计数器0位（ LSB ）。

增强的寄存器写使能。虽然E_WR是“高” ， SDATA可连续

时钟在SCLK的上升沿增强的寄存器。

增强寄存器写入。 D [ 7：0]被锁存到所述增强的寄存器

上升E_WR的边缘。

A计数器第1位。

M2写。 D [ 3：0]被锁存到主寄存器（R [5：4 ]中，M [ 8:7 ] ）的上升沿

的M2_WR 。

A计数器第2位。

选择串行总线接口模式（

BMODE

= 0 ， SMODE = 1）或并行接口模式

(

BMODE

= 0， SMODE = 0）。

A计数器第3位（ MSB）。

选择直接接口模式（

BMODE

=1).

相同的引脚1 。

M1写。 D [ 7：0]被锁存到主寄存器（

PRE_EN

中，M [6：0 ] ）的上升

M1_WR的边缘。

写。 D [ 7：0]被锁存到主寄存器（R [3：0 ]，A [ 3 ：0]）上的上升沿

A_WR 。

合写。主寄存器的内容被锁存到次级的寄存器

上Hop_WR的上升沿。

来自VCO预分频器输入。 3.0 GHz的最高频率。

预分频器的互补输入。旁路电容串联一个51

电阻器

应放置在尽可能靠近此引脚和直接连接到

接地平面。

地面上。

19

E_WR

并行

A

1

M2_WR

A

2

SMODE

A

3

直接

并行

直接

串行，并行

直接

所有

并行

串行，并行

所有

产量

20

21

22

23

24

25

26

27

28

29

30

BMODE

V

DD

M1_WR

A_WR

Hop_WR

F

in

F

in

GND

f

p

监测引脚主分频器的输出。交换活动可以通过禁用

增强的寄存器编程或浮或接地V

DD

引脚31 。

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第15 3

PE9702

超前信息

PIN号

31

32

33

34

35

36

37

38

39

40

41

42

43

44

注1 ：

注2 ：

引脚名称

V

DD

-f

p

DOUT

V

DD

CEXT

V

DD

PD_

D

PD_

U

V

DD

-f

c

f

c

GND

f

r

LD

ENH

接口模式

所有

串行，并行

所有

串行，并行

TYPE

（注1 ）

产量

（注1 ）

产量

（注1 ）

产量

描述

V

DD

适用于F

p

。可以悬空或连接到GND禁用的F

p

输出。

数据输出。通过MSEL信号和原始预分频器的输出可从DOUT

增强的寄存器编程。

相同的引脚1 。

PD_逻辑“非”

U

和PD_

D

通过在芯片上， 2 k终止

系列

电阻器。连接CEXT到外部电容器将低通滤波器的输入

反相放大器用于驱动LD 。

相同的引脚1 。

PD_

D

是当f脉冲下降

p

导致F

c

.

PD_

U

是当f脉冲下降

c

导致F

p

.

（注1 ）

产量

V

DD

适用于F

c

。可以悬空或连接到GND禁用的F

c

输出。

监控引脚，以供参考分频器的输出。交换活动可以通过禁用

增强的寄存器编程或浮或接地V

DD

引脚38 。

地面上。

输入

输出，

OD

输入

参考频率输入。

锁定检测和CEXT的开漏逻辑反转。当环路处于锁定状态， LD是

高阻抗，否则LD是一个逻辑低电平（ “0”）。

增强模式。当置为低电平（ “0”），增强的寄存器位

功能性。

V

DD

引脚1 ，11，12 ， 23 ，31，33 ，35，和38是由二极管连接的，并且必须具有相同的正电压电平来提供。

V

DD

销31和38被用于使能测试模式和应悬空。

所有数字输入引脚都有为70K

下拉电阻接地。

版权

Peregrine半导体公司2003

文件编号70 / 0036 00C

|

UTSI

CMOS RFIC解决方案

第15 4

PE9702

超前信息

表2.绝对最大额定值

符号

V

DD

V

I

O

T

英镑

静电放电（ ESD ）注意事项

单位

V

mA

°

C

参数/条件

电源电压

在任何输入电压

DC到任何输入

DC到任何输出

储存温度

范围

民

-0.3

-10

-65

最大

4.0

V

DD

+ 0.3

+10

150

在处理这个UTSI设备，观察同样的

你会与其他的ESD使用注意事项

敏感的设备。虽然这个装置包含

电路，以保护其免受损坏，由于ESD ，

应采取预防措施，以避免超过

表4规定的额定值。

闭锁避免

与传统的CMOS器件， CMOS UTSI

设备是免疫的闩锁。

表3.工作额定值

符号

V

DD

T

A

参数/条件

电源电压

工作环境

温度范围

民

2.85

-40

最大

3.15

85

单位

V

°

C

表4. ESD额定值

符号

V

ESD

参数/条件

静电放电电压（人体

模型） - 注1

水平

1000

单位

V

注1 ：

周期性采样，而不是100 ％测试。每MIL-进行测试

STD- 883 ， M3015 C2

Peregrine半导体股份有限公司。

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版权

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第15个5